Nie jestem specem od VHDL, ale na pierwszy rzut oka widać, że traktujesz ten język jak język do pisania programów, a nie język opisu sprzętu. Po pierwsze, żeby wygenerować kolejne stany na wyjściu to trzeba zbudować automat synchroniczny (w twoim przypadku taktowany 100Hz). Wyzwalanie tego automatu możesz zrobić przy pomocy linii do której masz podpięty...
Najprościej to te inkrementacje wykonywać warunkowo dla A <10, ale wtedy trzba by było startować od A=0. Oczywiście zakładam że to wszystko jest wewnątrz jakiejś procedury sekwencyjnej wykonywanej co jakić czas w wyniku wystąpienia jakiegoś zdarzenia (zmiana stanu zmiennej np. zbocze zegara). Typu danych z tak okreslonymi działaniami to standardowo...
Uklady FPGA to nie mikrokontrolery, to uklady programowalne. Do opisu stosuje sie jezyk VHDL a nie C. W VHDLu opisuje sie sprzet i jak ma to zostac zaimplementowane. Podstawową różnica jest to że w VHDLu opis jest współbierzny a w C sekwencyjny. Na początek polecam poczytać coś o języku VHDL a dopiero póżniej kupić płytke. Pomiędzy procesorami a układami...
Mam bardzo podobny problem: Układ sekwencyjny dzielenia X/D=Q+R liczb zapisanych w układzie U2. Mam juz pewne materiały ale to wciąż za mało... Jeśli ktoś byłby w stanie mi pomóc jak najszybciej i chciał zarobić proszę o kontakt, pozdrawiam
mogę tak od szczała podać ci dwa algorytmy mnożenia kombinacyjny i sekwencyjny jeśli cię to interesuje ale zaimplementować w VHDL-u musisz sobie sam (co zresztą nie jest trudne) jeśli cię to interesuje to daj znać bardziej wyszukane mnożenia musisz sobie poszukać w necie
Czesc, Ujalbym to tak. Wszystko zalezy co chcesz robic, czy bawic sie symulacja czy od razu przejsc do syntezy i bawic sie hardware'm. Jak interesuje Cie symulacja, to zaczalbym od VHDL'a. Ten jezyk jest bardzo formalny, duzo "typow" i jak zaczniesz pisac w tym jezyku to symulator bedzie ciagle zglaszal bledy, ze jakis typ sie nie zgadza albo funkcja...
Cześć. 1 pytanie. Macie jakieś narzędzia do upraszczania funkcji logicznych ? bo karnaugh nie chce mi się liczyć a ich optymalizacja też nie jest najlepsza. Bo można w wielu wymiarach tworzyć tablice. Nie musi być to w 2D może być w 1 D i 3D nawet 4D. A im więcej tych wymiarów tym bardziej to można zoptymalizować stosując zasadę żeby grupować jedynki...
Witam. Mam taki problem mam zadanie na zaliczenie przedmiotu uklady programowalne potrzebuje jakis maly projekcik na dowolny temat napisany w jezyku VHDL. Njalepiej gdyby to byl jakis uklad sekwencyjno kombinacyjny ktory cos tam robi i w miare prosty zebym go zrozumial. O ile znam troche opis ukladow kombinacyjnych o tyle mam problem z ukladami sekwencyjnymi,...
Do tego jak dla mnie to ten przycisk powinien enablowac przypis: if przycisk = '0' then aktualny <= nastepny; else aktualny <= Sx; end if; Hmm... rozdzielilem to na dwa procesy, tak aby jeden byl typowo sekwencyjny, a drugi kombinacyjny. Czy uwazasz, iz nalezy to zlac w jeden proces? I w tym procesie, najpierw sprawdzenie zbocza clocka, a od...
Witam, Strasznie namieszałeś. W jednym kodzie masz zegar i q, w drugim już nie. Pierwsze pytanie czy to ma być układ sekwencyjny czy kombinacyjny? Stosuj wewnętrzne sygnały zamiast portów typu inout. Pozdrawiam JarekC
Witam, jeżeli chodzi o naukę to na początku polecam pisać moduły według założeń Jiri Geisler'a. Pisze on że dla szybszego opisu sprzętu dobrze jest pisać moduł podzielony wyłącznie na dwa procesy: sekwencyjny i kombinacyjny.Taki sposób pisania ma wiele zalet, ale niestety czasem bywa że po syntezie nie jest zbyt szybki. Polecam poczytać [url=]o dwuprocesowych...
Ja jeszcze dodam z mojej strony, wspominając do tego co napisał J.A. odnośnie rozdzielenia części synchronicznej od kombinacyjnej. Wygląda mi to identycznie do metodologii Jiri Gaisler'a dot. właśnie podziału kodu HDL. Tak jak J.A. napisał że jest to bardziej czytelne i łatwiejsze w napisaniu. Jeden mankament jest taki że w metodologii J. Gaislera wszystkie...
(at) Mroowa1990 to nie najmniejszego sensu. Stworzyłeś zwykły zatrzask (bo pominąłeś wszystkie możliwości stanu LEDR przy wszystkich stanach op , jakbyś je wymienił miałbyś układ kombinacyjny). Przez syntezę to na przykład nie przejdzie, brakuje Tobie reszty możliwości, np na końcu case when others => null; w celu stworzenia zatrzasku. Twój opis...
Użyłem tutaj dwa razy bloku process, który (jak mi się wydaje) działa podobnie jak przerwanie w procesorze i tutaj rodzą się pytania, dlaczego jak w procesie dam wyłącznie count_24_bit <= count_24_bit + 1 ; to nic się nie dzieje, a dopiero kiedy obuduje to jakimś if'em to działa? no i czy takie procesy są wykonywane równolegle, czy mają jakieś priorytety?...
sesil Haha, też bym nie umiał ;) Graf przejść opisuje sekwencyjne zachowanie układu w zależności od stanu wejść (wejścia niekoniecznie muszą być, ale zazwyczaj są). Graf jest układem z pamięcią i żeby miał sens, musi się składać z co najmniej dwóch przerzutników. Tymczasem bramka to element kombinacyjny bez pamięci - zawsze zachowuje się tak samo. C2G...
Pomijając całą składnię, nazyw sygnałów oraz dziwny nowy typ, które mocno zaciemniają funkcjonalność układu to: process(CLOCK) begin Register32Bit(0)(0) <= '1'; Register32Bit(0)(1) <= '0'; Register32Bit(0)(7) <= '1'; Register32Bit(1)(15 downto 0) <= "0000000000000001"; -- arg1 + Register32Bit(1)(31 downto 16) <= "0000000000000010"; --...
Czesc, Bis: W sumie jesli asembler jest "jezykiem opisu sprzetu" to ja mam taka malutka prosbe w sumie. Mam Athlona w moim kompie i on jest taki troszke wolny i pomyslalem sobie, ze moze moglbys mi podeslac jakis prosty kodzik w asemblerze, ktory skrocilby mi potok w procku do czegos normalnego i najlepiej jakby spowodowal ze instrukcje skokow wykonywaly...
Nie lepiej byłoby użyć case: case we is when "000" => wy<="000000000000000000000100011... when "001" => wy<="000000000000001000111111011... when "010" => wy<="000000010001111110111000111... when "011" => wy<="100011111101110001110111011... when "100"...
Tak do wyniku mam 8 diodek, dokładniej mamy to zrobic na podstawie tego cwiczenia: ale jego tez nikt nie zrobil :( Cwiczenie : Zaprojektowac układ sekwencyjny obliczajacy sume n kolejnych wyrazów szeregu: S=1+x/1!+x2/2!+…+xn/n! gdzie n i x podawane sa na wejsciu, n nalezy do N, x nalezy do R. Wartosci n i x powinny byc wprowadzane przez przełaczniki...
Jestem początkujący w tej dziedzinie i chciałbym się dowiedzieć jednej rzeczy. załóżmy że napisze obsługę pobierania danych w VHDL, następnie będą one umieszczanie w jakiejś tablicy, czy też pewnym obszarze pamięci. czy jest możliwe by przetwarzanie tych danych napisać w języku C, i obsługę wyświetlania vga również w C? środowisko quartus + nios na...
Tak się nie robi maszyny stanów!!! Poprawne, technika na dwa procesy, część sekwencyjną oraz kombinacyjną: Wiem, że w zasadzie automat powinien składać się z części kombinacyjnej i sekwencyjnej. W tej drugiej powinna znaleźć się tzw. funkcja przejść, w pierwszej funkcja wyjść. Zatem myślę, że przejścia między stanami mogą być w ten sposób zrobione....
Witam, w programie Vhdl mam pewien fragment kodu a mianowicie: if (W(0) = '1') then LD7 <= "1000110"; LD6 <= "0001100"; LD5 <= "0100001"; LD4 <= "0001100"; LD3 <= "0001100"; LD2 <= "0101111"; LD1 <= "0100100"; LD0 <= "1111111"; W(0) jest to włącznik, LD0-LD7 są to wyświetlacze 7-segmentowe. Jak wiadomo do każdego jest przypisana...
Racja racja czyli jeżeli są WSZYSTKIE wejścia w liście czułości to jest on kombinacyjny. A jak niema chociaż jednego to już nie. To chyba nie jest właściwy wniosek. Wydaje mi się, że powinno się raczej to ująć tak: 1. Proces w języku VHDL, używając poleceń sekwencyjnych, może opisywać zarówno układ kombinacyjny lub sekwencyjny. 2. Układ synchroniczny...
Czy mozliwe jest umieszczenie automatu obslugującego zapis do zewnetrznego przetwornika DAC w procedurze? Do procedury (funkcji) podaje argumenty w postaci ustawianego slowa (np. po resecie), a automat wewnatrz jej ustawia odp. napiecie na wyjsciu DAC'a. Funkcja ma byc pozniej wywolywana rowniez w automacie, ktory realizuje odbior danych z FIFO i "pcha"...
Witam wszystkich Od jakiegoś czasu (ok 3-4 - tygodnie) zająłem sie VHDL-em.Ogromnie to wciągające ale i trudne. Bawię się na Spartan 3E eval board z XC3S500E na pokładzie wraz z wieloma ciekawymi "futures" zainteresowanych odsyłam na stronę: Ale do rzeczy. W ramach treningu wymyśliłem sobie projekcik polegający na wygenerowaniu 3 sygnałów sinusoidalnych...
Witaj, widzę że robisz wszystko sekwencyjnie to bardzo dobrze. Mała uwaga na początek zadeklarowałeś one_wire pin jako inout, takei rozwiązanie nie jest do końca słuszne może w symulacji jakoś to obleci ale w rzeczywistym układzie to chyba nie za bardzo. Już tłumaczę o co chodzi aby w tym układzie zrobić wejście typu inout należy to mniej więcej zrobić...
Czy błąd działania układu wynika z braku elsów i powinienem go przekonstruować tak żeby w instukcji IF mogła być wykonana część przy zgodności warunku (po THEN) oraz przy niezgodności warunku (po ELSE)? Przy takiej prostej konstrukcji, warunki które nie spełniają, wykonują kolejne aż do ELSIF czy ELSE zgodnie z Twoimi oczekiwaniami w instrukcjach sekwencyjnych...
w VHDL nie pisałem , ale problem jest innego typu. Warunek nie powinien opierać się o monety jakie zostały wrzucone. A o wartość tych monet, czyli sumę z odpowiednimi wagami. Wrzucenie monety powinno generować 2 kolejne stany. 1. Oczekiwanie na monetę (przejscie do kolejnego stanu generowane czujnikiem obecnosci monety - dowolnej) 2. Wyliczenie wartości...
Specem od VHDL nie jestem, ale kiedyś gdzieś czytałem że lista czułości służy do ułatwienia pracy symulatora (żeby wiedział które sygnały sprawdzać). Natomiast w działaniu układu one nic nie zmieniają. Można sygnał pominąć ale jeżeli z kodu wynika że ma być on bramy pod uwagę to oczywiście w realnym układzie (tzn. po syntezie i zaprogramowaniu układu)...
jeśl coś można zaprojektowac jako układ kombinacyjny lub sekwencyjny to w vhdl na pewno też się da... No właśnie o to chodzi że mój układ ma działać częściowo jako automat sekwencyjny synchroniczny (prawie licznik) a częściowo jako asynchroniczny (przejścia między stanami wymuszane impulsami z oddzilnych wejść przy braku zmian sygnału zegara). Pewnie...
. Z tego co do tej pory wyczytałem wynika że intrukcje zawarte w procesie sa wykonywane sekwencyjnie. To nie całkiem tak, przeczytaj jeszcze raz o róznicy pomiędzy instrukcjami sekwencyjnymi i równoległymi, Akurat przypisanie "<=" jest operacją równoległą. A to czy jest wewnątrz procesu czy nie nie zmienia tej cechy. To co robisz kiedy wykryjesz...
:cry: No to chyba cos jest ze mna nie tak... ..kwestie, zasilania i kabla do DS1820 i podpiecia go do plytki ze Spartanem 2 mam wykonana.... Wyswietlacz 7 segmentowy, przemiatany sekwencyjnie mam zrobiony... Problemem jest zachecenie ds'a do wspolpracy... ...nie potrafie przebrnac przez obsluge tego wszystkiego... ...generalnie odpowiedz w stylu, ze...
Czy też może pętla jest "rozwijana" w czasie syntezy, tak, że w rzeczywistości wszystkie obiegi robią się naraz/równolegle/od razu? tak w uproszczeniu jest. Jak chcesz zrobic petle sekwencyjna rodem z C czy tam pascala, to index musi byc zwyklym counterm
gdzie nie case badz sekwencje if => if ... => if dodam jeszcze tylko, że nie zawsze (a najczęściej nie) konstrukcja case == if np. process (x,b,c,d,e) begin case x is when "011" => a <= b; when "001" => a <= c; when "100" => a <= d; when others => a <= e; end case; end process; nie...
Nie jest to tak ze w obrebie procesu czy procedury instrukcje wykonywane sa sekwencyjnie? Chyba o to chodzi... Po syntezie nie powinno miec to znaczenia... sekwencyjnosc instrukcji powinna miec tylko znaczenie dla symulacji.
"]Dziękuję, nie trzeba było nie mam pewnosci, ze rozumiem, co autor mial na mysli, mam nadzieje, ze to nie sarkazm; J.A To nie sarkazm, potraktowałem to jako komplement i komentarz do wypowiedzi o deltach w symulatorze i atrybutach VHDL. Brakło mi czasu i miejsca na dysk na dogłębną riposte w kwesti EMPTY na fifo xilinx-a, a że sam jestem ciekaw to...
Witam Mam do napisania projekt na układy arytm. logicznej: Zaprojektowac układ sekwencyjny obliczajacy sume n kolejnych wyrazów szeregu: S=1+x/1!+x^2/2!+…+x^n/n! gdzie n i x podawane sa na wejsciu, n nalezy do N, x nalezy do R. Wartosci n i x powinny byc wprowadzane przez przełaczniki SW, wynik wyswietlany na diodach LED. Powiem szczerze... nie...
Syntezowanie się zmiennych bywa czasem nieokreślone, dlatego ja np. w ogóle ich nie używam (no prawie :)), sygnał to sygnał i już, albo jest to kawałek jakiejś ścieżki, albo przerzutnik/latch. Poza tym o tym, że układ jest sekwencyjny nie decyduje istnienie w kodzie procesu, w którym skądinąd instrukcje wykonują się jedna po drugiej (żeby nie powiedzieć...
Mamy 3 procesy które wykonują się w tym samym czasie i każdy z nich używa tej samej funkcji f(). Czy podczas kompilacji zostaną utworzone 3 instancje układów realizujących daną funkcję i w tedy w tym samym czasie kilka procesów będzie mogło jej używać, czy też wygeneruje się jeden układ obliczający daną funkcję i wtedy gdy będzie kilka procesów używających...
Moim zdaniem złą masz składnie pętli loop. [etykieta:] [while warunek | for index in valA to valZ] loop instrukcje sekwencyjne; end loop; Co do samej operacji to się nie wgłębiałem:))
Masz racje, takie rozwiązanie nie ma sensu;) Zamieniłem na generator zaprogramowany sekwencyjnie.
Symulujesz czy syntezujesz? Czym? W rzeczywistości powinieneś mieć 3 procesy: 1) rejest stanu automatu 2) funkcja przejść i wyjść automatu 3) rejestr przesuwny z wejściem enable sterowanym wyjściem automatu. a0 jest elementem sekwencyjnym, więc zmiany jego wartości powinny być taktowane zegarem. Pozdrawiam, Dr.Vee
Popraw krócej. Nie opłaca się robić klasyczną sekwencyjną maszynę stanów w tym wypadku jaką zaproponowałeś (ale można też tak i jak na wiele innych sposobów). Zauważ, że przy stanie 23.59.59.99 na 00.00.00.00 masz 8 stanów do zmienienia jednocześnie! process(clk, wr, rd, chipselect, we) is variable rejestr1: std_logic_vector(31 downto...
Parametry z Veriloga tworzy się w VHDL za pomocą "Generic" - tu masz opis i przykłady Co do wykrywania zbocza narastającego/opadającego za pomocą "rising_edge" to warto podejrzeć RTL po syntezie, żeby zobaczyć czy to co napisaliśmy odpowiada temu co chcieliśmy uzyskać. kod Tu kod jest sekwencyjny i problemy z pilnowaniem synchronicznej pracy wielu elementów...
przykladow na licznik w vhdl jest mnostwo, poszukaj i porownaj ze swoja wersja; napisales: value ma byc inkrementowane gdy Clk jest wysoki; chcesz zliczac Clk, powinienes reagowac na zbocze zegara, nie na poziom, musisz uzyc 'rising_edge'; --- poprawiona literowka j.
To coś dziwnego !! To nie wiem jak ty piszesz kod!! Ok ale to nie ważne nie wnikam... wiec nie ma problemu a przynajmniej ja nie widzę. Pozamieniaj wejścia i wyjścia na std_logic_vector i skonwertuje integery do std_logic_vector. A mianowicie robisz to tak <slv_sig> (twój integer w std_logic_vector) <=(wpisz) CONV_STD_LOGIC_VECTOR(konwertuje...
o to mi chodziło ale nie wiedziałem jak zapytać. Popisałem trochę głupot i za to przepraszam ale się dokształciłem. mam nadzieję że nie za późno tu ta książka skąd autor tematu to wziął strona 66
Witam Mam problem z optymalizacją kodu w VHDL. Chodzi o wyświetlanie kolejnych kroków na wyświetlaczu 7-segmentowym. Obecnie wyświetlanie realizuje jak poniżej. Może ktoś ma pomysł jak go zoptymalizować? Jestem początkującym w tym języku. Oznaczenia L są typu constant i odpowiadają liczbom 1, 2, 3, itp. Program używa 2 segmentów wyświetlacza. case time...
Griva, Nie czaje troche po co zaczytujesz caly plik do pamieci? Uzywam ActivHDL. Dane testowe do testbencha to plik VHDL. Zeby uruchomic testbench musze ten wygenerowany plik skomplikowac. Przy kompilacji (tutaj zaczytwanie do pamieci) b. duzego pliku - brak pamieci i "INTERNAL ERROR" w ActiveHDL. Nie mozesz zorganizowac sobie porzadnie pliku i napisac...
Układu SID (6581 stary i 8580 nowy), będącym muzyczną orkiestrą komputera Commodore 64 nie trzeba nikomu przedstawiać – między innymi dzięki jego brzmieniu owa maszyna osiągnęła tak dużą popularność. Warto tylko przypomnieć, że SID ma jedynie trzy kanały, ale umiejętności programistów potrafiły z niego wycisnąć dźwiękowe cuda. Na dzień dzisiejszy...
Mariusz, Zgadzam sie z Toba, ze w activie jest blad bo udostepniajac ta opcje w GUI, a w zasadzie dodajac nowa funkcjonalnosc do standardu vhdl nalezy zapewnic aby ona dzialala tak jak uzytkownik sie spodziewa. Natomiast, nie zgadzam sie, ze jest to blad symulacji jako takiej bo stymulator pochodzi z czegos co nie jest zdefiniowane w standardzie jezyka...
Ludzie co się z Wami dzieje??????? Jak czytam Wasze posty to ogarnia mnie zażenowanie!!!!!! Fakt - pod względem estetycznym projekt jest bardzo mizerny. Ale Autor miał się tu wykazać znajomością języka VHDL!!!! A nie zdolnościami manualnymi!!! Kto z Was zna ten język? No? Kto? Więc przestańcie pieprzyć głupoty tylko zadajcie Autorowi konkretne pytania!!!...
1. Czy np. na Altere można pisać programy w języku wysokiego poziomu (jak C++ czy Python) i później to jakoś przekonwertować na VHDL? Czy w grę wchodzi tylko VHDL (oraz Verilog i podobne)? Nie da się połączyć w taki sposób języka do programowania współbieżnego z językiem do programowania sekwencyjnego. Nie wiem czy można tak radykalnie odpowiedzieć...
Bym się rozpisał na ten temat, ale może kiedy indziej :P Dla fanów C/C++: "The Design Warriors Guide to FPGAs" i wiele innych.
A mnie się zdawało że wewnątrz procesu wszystko wykonuje się sekwencyjnie, a nie w jakiś kolejkach w ten sposob symulator nasladuje dzialanie rzeczywistej logiki, a konkretnie przerzutnika jesli sygnaly x i y maja poczatkowo wartosc '0' to kod jak ponizej w hardware wykona sie: a to nie jest tak że tylko działania na zmiennych działają sekwencyjnie,...
Rzecz ma sie calkiem prosto. W wielkim i niedoskonalym skrocie mowiac : Z programowaniem w VHDL czy Verilogu jest prawie tak samo jak z pisaniem w asemblerze, Basiku czy C. Z ta jednak roznica ze efektem programu napisanego w C czy ASM jest plik stanowiacy program wedlug ktorego procesor postepuje z danymi. Wynikiem programu napisanego w VHDL czy Verilog...
Witajcie. Mój problem, z którym męczę się już jakiś czas wygląda mniej/więcej tak: lipa: process is begin wait until rising_edge (RS_CLOCK); TX<='1'; wait until rising_edge(RS_CLOCK); TX<='0'; wait until rising_edge(RS_CLOCK); TX<=data(0); wait until rising_edge(RS_CLOCK); TX<=data(1); wait until rising_edge(RS_CLOCK); TX<=data(2); wait...
Pozwoliłem sobie „podpiąć się” pod ten temat, aby nie rozrzucać istotnych informacji po całym forum. Dopiero zaczynam zabawę z układami programowalnymi i mam kilka pytań dot. układu XC9572XL: 1. W wyprowadzeniach tego układu są 3 piny masy (GND) oraz 2 zasilania (VCC). Czy projektując płytkę muszę podłączyć wszystkie piny? Czy może zalecane...
tony_tg zdaję sobie sprawę, że VHDL to język opisu sprzętu i czuję bardzo dobrze różnicę między wykonywaniem instrukcji krok po kroku w mikroprocesorach a wykonaniem operacji współbieżnych (na raz) w FPGA (chyba że chcę sekwencyjnie). Co do C to może masz rację, że chciałem do tego podejść tylko ze strony programowej omijając całą technikę bramkową...
Instrukcje sa wykonywane sekwencyjnie (z punktu widzenia symulatora vhdl, sa przesuniete o minimalny kwant czasu (delta)). Wykonanie jest wyzwalane zmiana sygnalu na liscie wrazliwosci (clk w tym wypadku). Jak to zostanie zsyntezowane w rzeczywistosci, to juz zupelnie inna bajka, i zalezy od konstrukcji programistycznych ktore upchnales w 'process'....
ja natomiast mam inny pomysł na player procesor w FPGA (MicroBlaze albo coś w tym stylu) do tego pamięć sdram/ddr, dysk/cd-rom, lcd....... +spore możliwości +odpada problem z projektowaniem pcb :) myśle że jego moc wystarczy do dekodowania mp3, ogg i paru innych..... może nawet jakiś linux? Raczej science fiction. Widziałeś gdzieś darmowy dekoder MP3/Ogg...
Polecam te książki: "Język VHDL w praktyce", J. Kalisz (trochę o VHDL i o projektowaniu FPGA) "Język VHDL Projektowanie programowalnych układów logicznych", Skahill Kevin (bardzo szczegółowo opisany VHDL od podstaw przystępnym językiem) "Projektowanie układów cyfrowych z wykorzystaniem języka VHDL", M. Zwoliński (tu jest przede wszystkim o modelowaniu...
Pomyśl sobie ze w FPGA masz DO wykorzystania 200 000 Bramek Podstawowych NAND możesz je łaczyć jak chcesz wykonuje to za ciebie opis w jezyku cupl vhdl (nie mylic tych jezyków opisowych z jezykami programowania bo tam nie ma rozkazów ino opis funkcjonalny)Mapa połączej zapisywana jest w pamieci .Po uruchomieniu układ ładuje pamiec czyli połączenie wewnetrzne...
I mam pytanie jaki ma sens tego że data_out ma 32bity skoro dane trafiające do data_out są zdublowane ponieważ captured_data_last i captured_data to to samo, nic to nie wnosi, VHDL nie działa tak jak C czy inny język programowania. Przypisania w procesie synchronicznym dzieją się równocześnie, a nie sekwencyjnie. To znaczy, że captured_data_last i...
Darom : dzięki , plusem można oceniać :) Tesli chodzi o oscyloskop, to zamiast STM32F4, polecam STM32F3 - jest bardziej zorientowany na przetwarzanie sygnałów i udało mi się wykonać całkiem przyzwoity oscyloskop na tym układzie z zaawansowanymi wyzwoleniami i szybkością około 10 MSPS. Fajna sprawa to wewnętrzne PGA(wzmacniacz o regulowanym wzmocnieniu)....
(at)piotrva, temat FPGA/CPLD to dla większości programistów czarna magia. Widząc "program" na FPGA nie mogą sobie uświadomić, że wykonuje się on równocześnie a nie sekwencyjnie. Bo to nie jest program i nie można tak do tego podchodzić to jest opis sprzętu (nazywanie tego programem jest też błędem bo nazwa sugeruje złe podejście)... Pisząc cokolwiek...