Mam za zadanie napisania programu który będzie sterował serwomechanizmem metodą PWM. Odpowiedniemu położeniu serwomechanizmu odpowiada sygnał o konkretnym wypełnieniu. Oto mój pierwszy program "testowy" za pomocą którego chcę po prostu ruszyć tym silniczkiem. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;...
Witam Jestem w trakcie wykonywania projektu układu sterującego pracą bipolarnego silnika krokowego w VHDL na XC9500XL. W trakcie pisania programu natknąłem się na błąd, z którym nie mogę sobie poradzić. WebPack wywala mi błąd: "Sequential logic for node <WY> appears to be controlled by multiple clocks." Czy ktoś mógłby mi pomóc w rozwiązaniu tego...
Witam! No więc stało się i muszę zabrać się za pierwsze zadanie projektowe. Polegać ma właśnie na napisaniu w kodzie VHDL bloku sterującego wyświetlaniem informacji na wyświetlaczu LCD płytki edukacyjnej DIO2. Póki co nie wiem nawet od czego zacząć. Prosiłbym więc o wszelkiego rodzaju wskazówki i rady, które pozwolą mi przez to jakoś przebrnąć i nauczyć...
Witam, Mam problem ze skonfigurowaniem sterowania przetwornika A/C AD 7864. Bardzo bym prosił o pomoc i wskazanie błędów. Będę bardzo wdzięczny. Poniżej załączam kod programu. [syntax=vhdl]-- WARNING: Do NOT edit the input and output ports in this file in a text -- editor if you plan to continue editing the block that represents it in -- the Block Editor!...
Witam Polecam skorzystać z opcji MegaWizard. Pozwoli Ci ona skonfigurować komórki układu jako pamięć ROM. Niemniej korzystając z tej opcji w pierwszej kolejniści musisz stworzyć plik mif . Następnie w MegaWizard konfigurujesz odpowiednio sygnały sterujące pracą pamięci. Tutaj znajdziesz więcej szczegółów. Po zakończeniu zostanie stworzony plik w VHDL-u...
Autor przygotował już kilka artykułów dotyczących sposobów sterowania wyświetlaczem LCD 16x2 ze sterownikiem HD44780, jednakże do tej pory nie miał okazji zająć się sposobem łączenia z programowalnymi układami logicznymi (CPLD czy FPGA) i implementowania obsługi wyświetlacza w języku Verilog czy VHDL. W niniejszym artykule zostanie więc pokazane, jak...
Witam Mam problem z projektem ze Sterowania Komputerowego. Temat projektu brzmi następująco: Na wejściu A pojawiają się impulsy o różnym czasie trwania. Zaprojektować automat sygnalizujący: - na wyjściu X impuls o czasie 3ms, jeśli 3 kolejne impulsy były coraz krótsze, - na wyjściu Y impuls o czasie 2ms, jeśli przerwa pomiędzy kolejnymi impulsami była...
Witam. Potrzebuje waszej pomocy. Za kilka dni mam do oddania projekt, w którym muszę zrobić generator PWM diody LED. W zasadzie od strony teoretycznej wszystko mam już zrobione ale brakuje najważniejszego czyli programu. Powinien on ustawiać jasność głównej diody w 16 stanach, sterowane to powinno być dwoma przyciskami (up, down), a aktualnie ustawiony...
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity stoper is Port ( anody : out std_logic_vector(3 downto 0); ledy : out std_logic_vector(6 downto 0); stop : in std_logic; czas : in std_logic; -- zliczanie minut/sekund zegar : in std_logic); -- zegar systemowy end stoper; architecture Behavioral...
Nie ma to jak dobra połączenie. Są ludzie, którzy uważają, że każdy dźwiękowiec powinien być programistą VHDL'a. Ja tam stażuję sobie w radiu ale studiów dźwiękowych nie ukończę bez VHDL. Nie ukrywam, że chodzi mi o gotowe kody ale nie zamierzam też nigdy pracować w tej dziedzinie. Problem jest następujący: Należy zaprojektować moduł odbiornika danych...
Cześć. 1 pytanie. Macie jakieś narzędzia do upraszczania funkcji logicznych ? bo karnaugh nie chce mi się liczyć a ich optymalizacja też nie jest najlepsza. Bo można w wielu wymiarach tworzyć tablice. Nie musi być to w 2D może być w 1 D i 3D nawet 4D. A im więcej tych wymiarów tym bardziej to można zoptymalizować stosując zasadę żeby grupować jedynki...
mam do zrealizowania miernik częstotliwośći w VHDL. Najwięcej problemu sprawia mi zaimplementowanie układu sterującego czasami otwarcia bramki, którre to są dzelone przez miernik częstotliwości z generatora wzorcowego. Liczniki zliczające impulsi i wyświetlacze 7 seg mam już. Jeśli ktoś wie jak zrealizować brakujące mi elementy(najlepiej kod) bardzo...
plc - programmable logic controller pld - programmable logic device fpga - field programmable gate array vhdl - eh, tu już nie pamiętam rozwinięcia związek pomiędzy nimi ująłbym tak: plc to urządzenia sterujące dla automatyków (i nie tylko) w których siedzą sobie układy pld i fpga, których funkcje logiczne można sobie programować w vhdl.
Mam taki oto kod w VHDL. Jest to kod do sterowania jasnością świecenie diody. Niestety średnio go rozumiem i nie mogę wstawić więcej komentarzy a muszę z tego zrobić algorytm działania tegoż programu. Ma ktoś pojecie od czego zacząć ? library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity divider...
robi się to tak jak w zwykłym sterowaniu wyświtlaczami led, musisz zaprojektowac procedurkę najlepiej która zamienie podaną literke na odpowienie stany diodek led w wyświetlaczu, następnie napiszesz sobie model układu który w odpowiedni sposób wyślwietli np. tablice zanków w odpowiedniej sekwencji z opowienim opóźnieniem.. jeśli jesteś zainteresowany...
Nie bede sciemnial, potrzebuje programu na spartana 1/2 napisanego w VHDLu, ktory bedzie realizowal funkcje zegara szachowego. Zegar sterowany 3 przyciskami (2 sterujace zegarami ,3 to reset zegara). Powiedzmy ze czas parti to 5 min. Biezacy czas nie musi byc wyswietlany, wystarczy ze bedzie jakos zasygnalizowane, że czas uplynal (np zapali sie dioda...
-- sterowanie zegarem cntclk <= '1' when (clk and w) else '0'; gate-owanie zegara to najgorsza rzecz jaka mozna zrobic w VHDL-u :), nawet narzedzia Xilinxa wykrywaja to i pisza co sadza o taki stylu kodowania ... takze to jest do wyremowania to samo uzyskamy uzywajac enable -- licznik, przyjmuje tylko 6 stanów gdy dobrze zresetowany Counter:...
Raczej tańszego rowiązania niż to co opisałem wcześniej nie znajdziesz. Pozostaje Ci wywalić 100 na moduł do którego link był zapodany wcześniej. a jak juz pisałem troszeckę zgłebiałem temat swego casu i nie bez powodu napisałem, że ten moduł dziwnie przypomina ni pewien typ kamery z pewnego telefonu. Wnikliwych zapraszam na allegro. O ile pamiętam...
Witam To już, następny wątek podczas pracy nad moim pierwszym układem z wykorzystaniem logiki programowalnej i vhdl'a; pokonałem konfigurowanie ale teraz układ nie zachowuje się tak jak podczas symulacji behawioralnej. Poniżej zamieszczę kod vhdl, aby ktoś mógł odnieść się krytycznie do sposobu w jaki to zapisałem, ale biorąc pod uwagę to, że symulację...
Witam, Mam takie pytanie, mam do dyspozycji pewien uklad programowalny i mam go zaprogramowac korzystaja z jezyka VHDL. W skrocie, za pomoca tego ukladu mam dodac jakies nowe funkcje do jezdzacego samochodziku na zdalno sterowanie ze sklepu. Czy trudno bylo by cos takiego zrobic? Np dodac mozliwosc ciaglej jazdy do przodu, jakies nowe diody itp itd....
Ludzie kochani, wspaniali, mądrzy i ktokolwiek tu jest. Proszę was o pomoc. Studiuję informatykę i szczerze mówiąc nie bardzo mi wchodzi vhdl....potrzebuję pilnie 3 ćwiczenia zrobić za 2 tygodnie, a nie mam pojęcia jak :( proszę was napiszcie mi to.... Muszę zaprojektować jednostkę arytmetyczno-logiczną umożliwiającą wykonanie wszystkich operacji arytmetyczno-logicznych...
Witam ponownie. Zignorowałem te warningi, symulacja zaczyna śmigać, narazie nic złego nie wnoszą, niemniej jednak zauważyłem zależność iż w każdym procesie muszą być te zmienne zmieniające się nie mogą mieć powiedzmy tylko jedenj wartości. Nie wiem czy to ma sens co mówię, poznaję dopiero ISE i VHDL-a. Kolejnym moim pytaniem jest czy wyprowadzenie w...
Nie bede pierwszym na tym forum ani oryginalnym. Mam do oddania w najblizsza sobote projekt z VHDLa ale nie mam bladego pojecia o tym jezyq. nie mam tez czasu na pisanie tego ( robie jeszcze inny projekt na ten weekend + musze sie nauczyc na 3 examy - rowniez na ten weekend :/ ). Nie bede owijal w bawelne - zlece zrobienie tego projektu za odpowiednia...
witam potrzebuję pomocy na poniedziałek mam do zrobienia układ w VHDLu z operacji arytmetycznych ... układ ma dodawac mnożyć dzielić i odejmować... wybór działania ma być sterowany pewnym zadanym przez operatora sygnałem...układ ma być w technoligii ttl z sumatorami i komparatorami oraz jak komuś potzreba z multi - i demultiplexerami :) jakbyście mieli...
Dzień dobry, mamy z kolegą do napisania testbench (poniżej polecenie i wytyczne), do następującego kodu VHDL i nie wiemy jak go zrobić. Stwórz testbench VHDL dla pamięci statycznej rd13c. Wymagania: zapis całej pamięci z pliku binarnego lub tekstowego odczyt całej pamięci do pliku binarnego lub tekstowego automatyczna weryfikacja poprawności pracy pamięci...
Witam! Jestem w trakcie pisania programu VHDL, który będzie sterownikiem sygnalizacji ulicznej (proste skrzyżowanie dwóch ulic bez przejść dla pieszych). Właściwie nie ma tu nic trudnego, bo wszystko się rozchodzi tylko o wysyłanie 1 albo 0 na poszczególne wyjścia układu w odpowiednich odstępach czasowych. Zastanawiałem się, jak zrobić te odstępny czasowe...
Czy wie ktoś może jak zrobić w vhdl'u układ który będzie generował impuls wyzwalany narastającym zboczem sygnału wejściowego, a czas trwania tego impulsu żeby był ustawiany na 4 bitach wejściowych. Zależy mi na czasach do 3 sekund i koniecznie aby układ zliczał od początku gdy przyjdzie kolejny impuls wyzwolenia a jeszcze nie skończył generować poprzedniego...
"]Jak na moje oko to program robiący syntezę "dał cienia" nie sadze, kompilator xilinx to stara, doswiadczona marka; to jest temat na wielogodzinna dyskusje z teoretykami symulacji i syntezy, jako praktyk powiem tyle: vhdl powstawal w czasach, gdy jeszcze fpga nie bylo na swiecie, powstal jako jezyk do modelowania wlasciwie czegokolwiek, niekoniecznie...
Sprawa wygląda następująco , potrzebuje pomocy w napisaniu licznika działającego z mod8 mod4 mod2 mod1 , oraz musi zliczać w doł lub górę , oraz od pewnej liczby zawartej w rozkazie. in_MDS - magistrala po której przychodzi rozkaz od układu sterowania z adresem tego licznika (2 downto 1) - adres (1) - zapis/odczyt in_MG - magistrala po której przychodzi...
Cześć, Dopiero się uczę VHDL i mam do zrobienia zadanie Nie wiem czy dobrze. Proszę o pomoc przy korekcie jak coś jest nie tak. --########## DZIELNIK CZĘSTOTLIWOŚCI ########################################... library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_signed.all; use IEEE.numeric_std.all; entity dzielnik...
Najprościej zasilić cewkę napięciem stałym przez układ opóźniający RC. W tym przypadku najpierw prostownik, potem RC. Napięcie pracy przekaźnika dopasowane do napięcia szczytowego za prostownikiem. Drugie łatwiejsze i droższe rozwiązanie to standardowy przekaźnik czasowy, dający impuls po załączeniu zasilania. Nadal optuję za rozważeniem użycia PLC....
Witam, mam do napisania prosty asynchroniczny sumator 4-bitowy jako moduł VHDL sterowany z uBlaze'a po magistrali AXI. Jego kod zamieszczam poniżej: [syntax=vhdl]architecture IMP of SUM is signal output_var : std_logic_vector (4 downto 0); begin proc_name: process (Rst, input_1, input_2, Wr) begin if Rst = '0' then output_var <= "11111"; else if...
Cześć, Mam za zadanie napisać oprogramowanie na płytkę Altery DE2 (Cyclone II), które będzie sterować wyświetlaniem znaków naciśniętych na klawiaturze podłączonej do niej złączem Ps/2 na wyświetlaczu LCD (oparty jest on na sterowniku HD 44780). Poskładałem komponenty odpowiedzialne za odczyt klawiszy z klawiatury(napisane przeze mnie) oraz sterowanie...
W VHDL szynę (a wlaściwie wymusznie stanu na niej) robi się za pomocą trójstanowości(buforów trójstanowych). W przypadku gdy nie chcesz sterować szyną z danego źródła to zamiast "1" lub "0" wystawiasz stan "Z". Proste. Tylko jest jeden problem. To musi mieć odpowiednik fizyczny w syntetyzowanym ukłdzie. Wiekszość rodzin układów FPGA (ze wzgledów technologicznych)...
Chciałbym mieć kilka procesów które... W jakim sensie procesów? W vhdl process to słowo kluczowe.:D Można pokombinować z zadeklarowaniem jakoś sygnału (lub czegokolwiek) w jakimś package-u Ale to jest niezalecane rozwiązanie i bardzo utrudnia potem debugowanie projektu. (jedynie sygnału)To jest mechanizm najbardziej podobny do zmiennej globalnej i...
Jest to jak najbardziej wykonalne, choć dla temperatury zapewne wystarczyłby niewielki uC zamiast FPGA. W CPLD pewnie się nie zmieścisz ze względu na operacje mnożenia. Plus jest taki, że pętla sterowania może działać bardzo szybko. Minus jest taki, że do sterowania temperaturą na 99% nie jest potrzebna taka szybkość działania. Do rozwiązania zadania...
Witam muszę nauczyć tworzyć rejestry n bitowe z przerzutników typu D i T z funkcjami przesunięcia w lewo lub w prawo, zapis, i np suma. Wszyto ma być w zapisie VHDL walczę już z tym od 2 tygodni mam problem z odwzorowaniem wszystkich sygnałów dla przykładu O jej,... Twój opis VHDL jest mało adekwatny do tego co chcesz zrobić. A naprawdę wystarczą bazowe...
Dzień dobry, zwracam się z następującym problemem: W laboratoriach (narzędzia cad do projektowania cyfrowych układów sterowania) z Model sima, musimy zrobić pamięć ram16x60 używając tylko i wyłącznie pliku z pamięcią ram8x2. Niestety jakolwiek bym się do tego zabrał, utworzony blok pamięci ram16x60 nie zapisuje danych. Jest to tylko część z tego laboratorium,...
Witam Mam problem z testbanch-em. Napisalem w VHDL program i w entity sa podane 4 sygnaly wej ktorymi steruje sygnaly ktore sa zdefiniowane w architecture typu STD_LOGIC. Teraz chcem wygenerowac testbencha wiec daj "Generate Testbanch" i mi go generuje. W testbanchu sa tylko sygnaly ktore byly w entity czyli te wej. Po ustawieniu tych sygnalow w testbanchu...
Witam, zlecono mi do optymalizacji (modyfikacje w kodzie programowym)pewien zlozony ulad, z ktorym nigdy nie mialem do czynienia i zadania takiego nei potrafie wykonac. Chcialbym jednak wybrnac z tego i zlecic to komus bardziej dosiwadczonemu. Rzecz dotyczy ukladu zbudowanego w oparciu o 2 kosci ATF1508 programowane w VHDL(Kody zrodlowe programow posiadam)...
Witam Czy posiada ktoś w swoim "archiwum" kod programu w VHDL, który umożliwia sterowanie jakimś obiektem (kropeczka) na ekranie monitora za pomoca klawiatury. Czy jest ktoś w stanie pomoc mi w tym projekcie??
Zacznij od dogłębnego przestudiowania architektury. Zbierz informacje na temat wszystkich instrukcji oraz ich kodowania. Pogrupuj instrukcje - będziesz miał kilka kryteriów podziału, np: * wg. czasu wykonania (cykle), * długości zakodowanej instrukcji (ilość bajtów), * typu adresowania (rejestry, pamięć, bezpośrednie, I/O, adresowanie bitowe), * rodzaju...
Hmm, a jaki masz dokładnie problem? W tej pamięci jak odpowiednio linie sterujące na stałe to potem wystarczy zmieniać adres i odczytywać dane, nie trzeba nic robić, no może poza mały opóźnieniem, ale to zależy jak szybki masz układ sterujący.
Witam dopiero zaczynam przygodę z VHDL i nie wiem co zrobić z błędami pojawiającymi się w tym programie. Układ ten powinien sterować 4 7-segmentowymi wyświetlaczami. Powinien wyświetlać się napis "fala" przesuwający się w lewo. library IEEE; USE ieee.std_logic_1164.all; entity fala is port( we: in std_logic_vector (2 downto 0); wy:...
Witam Mam zrealizować projekt procesora w VHDL, który rozpoznaje pewne rozkazy. Korzystam z gotowego kodu w którym zrealizowane są rozkazy M0, M1 - dekodowanie rozkazu, M10 - WAIT, M11 Jak zrealizować rozkazy: M24 - INC arg1 (inkrementacja arg1, wynik w arg1,arg1 jest rejestrem, adresem w pamięci lub stałą), M25 - DEC arg1 (dekrementacja, reszta tak...
problem polega na tym: przykładowo chcę sterować dwoma klawiszami linijkę diod- tak aby świeciła się tylko jedna ( chodzi mi o realizację programową ). Ma to być układ synchroniczny i po jednym naciśnięciu klawisza ma być przesunięcie diody o jeden. W jaki sposób to zaimplementować w następujący sposób if CLK'event and CLK = '1' then if UP'event and...
Był już taki temat poruszany sprawie zegara. Epidemia jakaś... Między clk'event and clk = '1' ,a rising_edge(clk) jest różnica, która objawia się w symulacji. Pierwszy reaguje na dowolną tranzycję z stanu m.i. 'Z' 'L' 'H' na '1', natomiast druga funkcja tylko z '0' na '1'. Dlatego według mnie bardziej zwięźle stosować tą drugą, już sama nazwa rising_edge...
Witam mam za zadanie napisać w VHDL program oparty na automacie pt sterownik windy. Jestem kompletnie początkujący w tym języku a projekt to swoista nowość. Nie chodzi mi o rozwiązanie tego problemu a podrzucenie kilku luźnych sugestii jak można się do tego zabrać. Przyznam że narazie nie mam żadnego pomysłu jak mam to zrealizowć. Za wszelką pomoc...
Używanie klawiatury w vhdl'u library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity KeyboardController is Port ( Clock : in STD_LOGIC; KeyboardClock : in STD_LOGIC; KeyboardData : in STD_LOGIC; LeftPaddleDirection : buffer integer; RightPaddleDirection : buffer integer...
Mam problem z odczytywaniem napięcia z przetwornika analogowo cyfrowego adc0832ccn, dip8. A oto mój niedziałający kod: [syntax=vhdl]ibrary IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_SIGNED.ALL; entity ac is port( clk_50MHz: in std_logic; dioda:out std_logic_vector(7 downto 0); AC:in std_logic; --podpięte po wyjście...
Kiedy się procesów (czy pojedynczych encji) nie synchronizuje zegarem, to kiedy właściwie zmienia się ich stan ? Dodawanie wszędzie takiej synchronizacji z kolei wydaje się być uciążliwe (pchanie w każdy blok CLK), choć z drugiej strony umożliwia synchronizację na takty z różnych zegarów. Nie da się tego jakoś sensownie użyć ? Na przykład encji użyć...
Po waszych sugestiach poprawiłem swój kod niestety nie miałem jeszcze okazji go przetestować. Zmieniłem także funkcje shift left i right , mianowicie nie maja one być teraz sterowane osobnymi przełącznikami ,a jednym wspólnym który ma decydować o przesuwaniu w lewo lub prawo w zależności od swojego stanu. A funkcja LOAD ma wczytać do układu kombinacje...
Witam, w trakcie pisania maszyny stanów, przy pomocy której chciałem zrealizować interfejs, którym chciałem sterować kolejnymi modułami natchnąłem się na problem, którego nie mogę przeskoczyć. Otóż chodzi o to, że gdy zwiększam liczbę stanów zaczyna ona "wariować", tzn na symulacji widzę, że przeskakuje w losowe stany, rozmawiałem z prowadzącym zajęcia,...
Witam wszystkich, bardzo proszę o radę :) Robię projekt na Spartanie 3E w VHDL, którego celem jest generowanie z buzzera dźwięków o różnych częstotliwościach za pomocą klawiatury matrycowej 4x4. Klawiature mam już zdekodowaną. Na obecnym etapie każdemu przyciskowi przypisana jest inna konfiguracja LED'ów (szereg ledów reprezentuje binarnie numer przycisku...
Hazard jest dla tego że masz dwa niezależne bloki instrukcji IF sterujące TYM samymy wyjściem. To musi mnie-więcej wyglądać tak IF (res = '1') THEN Q<= '0'; elsIF (op = '0') THEN Q<= D; elsIF (op = '1') THEN Q<= Q; END IF; Nie mam pod ręką kompilatora bo bym sprawdził jak to się zachowuje. Proponuje prześledzić układ...
Ukklady cyfrowe firmy ALTERY potrafia zrobic praktycznie wszystko. Zalezy tylko od twojej wyobrazni. Ja osobiscie robilem uklady sterowania do sterowania 64 kluczami. Przy czym rownoczesnie sterowal przetwornikiem ADC i DAC. Kiedys robilem projekt z ukladami pamieci EPROM, SRAM. Teraz pracuje nad mozliwoscia sterowania kilkadziesiat urzadzeniami poprzez...
Yo !!!!!!!! ?????? ( nie wiem co to, ale niech bedzie :) Skoro masz uzyc Spartan II , to najprosciej bedzie chyba wykonac modul VGA. Ta kostka ma w sobie wszystko co Ci bedzie potrzebne, a wiec logike, Ram i porty I/O. RAM bedzie Ci potrzebny do bufora znakow do wyswietlenia i do skladowania zawartosci generatora znakow. Logike uzyjesz do sterowania...
niesty całość, prawda jest taka że nie za bardzo wiem jak do tego całego podejść, bo napisać coś w vhdlu a stworzyć działającą całośc to dwie różne rzeczy, ale czy ten nowy opis jest lepszy iczy eliminuje wspominane niedociągnięcia ps. co da samego układu, może jeszcze warto wspomnieć o różnicy w zasilanu układu sterującego (5V) i przełącznika(12V)...
witam, wszytskich dostem na laborce z ukladów programowalnych do zrobienia licznik modulo 100, ktory po pryzcisnieciu 1 przycisku ma zliczac w gore, a innego -w doł. problem nie jest chyba w samym liczniku, ale w sterowaniu. taktowanie licznika ma odbywac sie za pomoca tych wlasnie niezaleznych przyciskow, niezaleznie w dol i gore. zrobilem cos takiego,...
:cry: No to chyba cos jest ze mna nie tak... ..kwestie, zasilania i kabla do DS1820 i podpiecia go do plytki ze Spartanem 2 mam wykonana.... Wyswietlacz 7 segmentowy, przemiatany sekwencyjnie mam zrobiony... Problemem jest zachecenie ds'a do wspolpracy... ...nie potrafie przebrnac przez obsluge tego wszystkiego... ...generalnie odpowiedz w stylu, ze...
witam , proszę o pomoc w następującym problemie chciałbym rozdzielić sygnał ( g) generatora 8 bitowego zdeklarowanego jako out (1 to 8) i rozdzielić go na dwa sygnały po 4 bity wejściowe z przyporządkowaniem pierwsze 4 jako wejście dla jednego (a) dekodera (3 downto 0) a drugie 4 bity generatora 5-8 do drugiego (b) dekodera (7 downto 4). Opis - jest...
Chciałbym poznawać po kolei układy AVR, ARM, 8051 i wydaje mi się, że FPGA jest najlepszym wyjściem Nie slyszalem jeszcze o szkole uczenia sie prockow poprzez implementacje ich architektury w FPGA ale jak ktos jest masochista to droga wolna. bo nie musze kupować żadnych układów, wystarczy że wgram sobie odpowiedni procek :) Jasne, zadnych ukladow....
z ciekawosci skompilowalem rzeczony kawalek quartusem; wynik syntezy dal na koncu logiki MUX sterowany sygnalem Dec, czyli przypisal mu wyzszy priorytet niz Inc jak twierdzil To ja proponuje jeszcze eksperyment z dodtkowymi "if"-ami sterowanymi kolejnymi sygnałami typu: if (StepLeft = '1') then SC <= SC + "00010000"; Sum <=...
poziom <= poziom; obroty <= obroty; temperatura <= temperatura; w ten sposób jawnie deklarujesz że chcesz latche twój problem jest jednak zupełnie inny, otóż próbujesz przy pomocy procesu kombinacyjnego uzyskać rejestry, a to nijak ci się nie uda. maszyna stanu służy do sterowania a nie zapamiętywania, wobec takiej koncepcji użyj jej jedynie...
Napisz algorytm pracy, co się dzieje w poszczególnych chwilach życia układu, a potem podziel to na bloki realizujace funkcje i automat sterujący całością.
rozumiem ze kod jest OK :) teraz muszę jeszcze przedstawić schemat blokowy wraz z diadą na wyjściu i sterowaniem dwoma przyciskami jaśniej/ciemniej i muszę to również przedstawić na płytce drukowanej :/ znalazłam taki schemat blokowy PWM, czy będzie dobry? Dodano po 44
Witam! Mam problem z wyslaniem bajtu z FPGA do atmegi8. Atmega odbiera poprawnie (sprawdzalem echo i przykladowy program z ksiazki "FPGA w przykladach"). Przyklad z ksiazki smiga dobrze, wysyla 0x55 i avr dobrze odbiera ten kod, ale ja potrzebuje wysylac bajty w wiekszej ilosci(i konkretne a nie jak na zbycie czytelnika w ksiazce na zmiane 0 i 1))....
Normalnie bym tego tak nie próbował zrobić, ale zachęcił mnie DualEdge CoolRunnera. Taki kod na przykład chodzi (licznik jest inkrementowany na obu zboczach): P2: Process(clk,nRST, output) begin if (nRST = '0') then output <= (others => '0'); elsif (clk'event) then output <= output +1; end if; end process...
/.../Zastanawia mnie jednak dlaczego tak sie działo/.../ masz w kodzie tak: if L<=2 then /.../ if L=2 then adress <= adr3; L3<= d_in; adr3<=adr3+1; L<=L+1; --<==== end if; else L<=(others=>'0'); end if; Twoje L powinno przyjmowac wartosci 0,1,2, a przyjmuje 0,1,2,3; 'else' wydaje mi sie niepotrzebne; tak jak chciales...
No dobrze;) Może trochę się usprawiedliwię, takie 3 reakcje na zbocza rosnące zastosowałem, ponieważ zboczę rosnące jest już jakimś zabezpieczeniem przed wielokrotną zmianą sygnału w wypadku reakcji na poziom sygnału (np zegarowego). Jak się okazało na końcu mój tok myślenia okazał się niesłuszny :) 1)To może zapytam jeszcze, jak można zrobić "zabezpieczenie"...
Udało się rozwiązać mój problem. Ale najpierw skomentuję odpowiedz TW. ct_dev_num jest rejestrem czy wyjsciem jakiegos bloku kombinacyjnego? Jesli to rejestr, to powinno dzialac. ISE nie zsytntezuje pamieci distributed/block RAM jesli adres lub dane nie sa wyjsciem rejestru. Pzdr TW W moim przypadku ct_dev_num był wyjściem rejestru, a mimo to, jak już...
No to musisz sobie zdefiniowac jakiś przerzutnik sterujący kierunkiem zliczania a jego stan zmieniać powiedzmy narastającym zboczem pochodzącym od (wyfiltrowanego z drgań styków) sygnału przycisku
Witajcie!!! Robię projekt stopera. Po analizie tematu( library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity stoper is Port ( anody :...
Dziękuje za odpowiedzi, Zebrałem się i napisałem jeszcze raz zegarek w innej wersji. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity clock2 is Port (bt1 : in std_logic; --ustawianie godzin bt2 : in std_logic; --ustawianie minut clk : in std_logic; --zegar led : out...
Witam Kilka uwag: - jakiś reset by się przydał (wartości początkowe sygnałów np A : std_logic := '1' są niesyntezowalne) - jakieś tłumienie drgań zestyków (debouncer), chyba, że masz go w osobnym module - dlaczego m0 i m1 zadeklarowałeś jako inout? - dziwna lista czułości pierwszego procesu - po co tam np S1, skoro do sprawdzania go dojdziesz tylko...
Symulujesz czy syntezujesz? Czym? W rzeczywistości powinieneś mieć 3 procesy: 1) rejest stanu automatu 2) funkcja przejść i wyjść automatu 3) rejestr przesuwny z wejściem enable sterowanym wyjściem automatu. a0 jest elementem sekwencyjnym, więc zmiany jego wartości powinny być taktowane zegarem. Pozdrawiam, Dr.Vee
A pomijając to dekodowanie mógłbyś rzucić okiem na resztę kodu? Nie. Właśnie to jest klucz do rozwiązania Twojego problemu, należy zacząć od tego. Jest to akademicki przykład. 4x8=32 bity , 4-bitowy wektor, to liczba 0-9 binarnie (0000-0, ..., 1001 - 9) , 8 to łatwo się domyślić (HH:MM:SS:MS) . Potem case (bo pewnie multipleksowanie), wrzucasz zegar...
Czy ktoś z Was miał kiedyś do czynienia z bibliotekami FMF? Muszę zrealizować model tego urządzenia wykorzystując właśnie a nie za bardzo potrafię do zrobić. LM 75 • model układu sterującego termometrem cyfrowym LM 75 • komunikacja szeregowa I2C • symulacja pomiaru temperatury Czy ktoś byłby w stanie pomóc? Miałbym do napisania kontroler...
Witam, Mam bloczek w vhdl'u: entity BeckCtl is Port ( D_IN : inout STD_LOGIC_VECTOR (15 downto 0); D_OUT : inout STD_LOGIC_VECTOR (15 downto 0); wr_in : in STD_LOGIC; rd_in : in STD_LOGIC; end BeckCtl; Z jednej strony posiada magistralę danych podłączona do zewnetrznego układu (D_IN), a z drugiej strony magistralę...
Witam Mam taki projekt i2c: [url=]Link, czy ktoś mógłby mi podpowiedzieć jak poustawiać rejestry i jak sterować modułem aby wysłać kilka bajtów do odbiornika? Mam opis w pdf'ie ale nie mogę zrozumieć co jest od czego.
a jak wyrzucić największą wartość ze zbioru wartości? Troszkę wyżej: Chcę zeby funkcja posortowała mi w moim koderze huffmana prawdopodobieństwa od najmniejszego do największego tymczasem funkcja wyrzuca mi tylko największą wartość. :P 1) Maszyna stanów, objeżdża całą pamięć lub grupę rejestrów. Z reguły pojedyncza dana na cykl. Mało logiki, relatywnie...
Tak jak powiedział przedmówca napisał, wait nie możesz użyć w ciele architektury, gdyż dla syntezatora to nic nie znaczy. Nie możesz wskazać w logicznym układzie, żeby coś miało opóźnienie 10ns? Syntezer nie ma żadnych informacji o zegarze, a przecież od tego zależy częstotliwość działania układu. Poza tym, zadaniem syntezera jest stworzenie logicznego...
No i nie działa, wysypało się spektakularnie ;) ok, już działa, problem był w tym że dodałeś zerowanie wyjść, a tym steruje inny proces... Wychodzi, że nie jest to do końca połączone...
W momencie gdy chcialem wykonac symulacje, na wejscie CLK podalem sygnal 24MHZ zas nie otrzymuje nic na wyjsciu z bloku PLL i nie wiem kompletnie dlaczego? przeczytaj uwaznie komunikaty, zwlaszcza ostrzezenia, z kompilacji quartusa; z doklejonego obrazka mozna wniskowac, ze zle polaczyles [nie polaczyles] wyjscie, skoro uklad nie steruje zadnego wyjscia,...
A jeszcze tak wracajac do pamieci nie myslales by dac GDDR ZTCW kontroler pamięci w Spartanach 6 nie obsługuje GDDR. Pozdr, TWl A tego to ja nie wiem :) zabawe z Xilinx-em zakonczylem na plytce "altium livedesign evaluation board" z Spartanem 3 :) nie mam pojecia co teraz jest tam dostepne... Ja tam sie bawie malymi Alterami teraz bardziej bez wiekszych...
Dorzucę tylko, że zazwyczaj robi się prescaler do PWM, dzięki temu działa to znacznie lepiej niż bez, lub ogólnie steruje się go wolniejszym sygnałem niż to co dostajesz z kwarcu.
Liczniki potrzebują zegara, a dokładniej jego zbocza do zatrzaśnięcia kolejnych wartości. Jeżeli licznik ma się inkrementować przy odczycie to można go taktować (zatrzaskiwać kolejne wartości) sygnałem 'lowRD'. Musisz wtedy zwrócić uwagę w jaki sposób urządzenie nadrzędne generuje sygnały sterujące. Gdy zostanie wystawiony sygnał odczytu i zmieniony...
FPGA to nie procesor, ktory pobiera linijke po linijce kod vhd i go wykonuje, lecz zbior bramek i przerzutnikow ktore synteza laczy ze soba wg. opisu w vhd. Twoj opis nie daje syntezie 'oczywistego' obrazu jak zrealizowac algorytm. W szczegolnosci FPGA nie wie, ktory to CLK9600'event nastapil, wiec ten kod jest nierealizowalny. [Twoj kod wymaga takiej...
Chodzi o to: [syntax=vhdl]process_SetFSM : process(CLK_100MHz, I2C_stop, I2C_start) begin if (I2C_stop = '0') and (I2C_start = '0') then address <= (others => '0'); i2c_addr <= (others => '0'); write_buf <= (others => '0'); elsif (I2C_stop = '1') or (I2C_start = '1') then ACK <= '0'; noACK <= '0'; SDA_out_active <= '0'; SDA_out...
Trochę za mało kodu jest podane, żeby można stwierdzić dokładnie, co jest nie tak. Generalnie, do tworzenia dwukierunkowych magistral można użyć portów typu inout wykorzystywanych jako trójstanowy sygnał. W sytuacji, gdy dany moduł nie jest używany, wówczas przechodzi w stan wysokiej impedancji 'Z'. Jednak nie jest to zalecane, ponieważ wewnątrz tych...
Trzeba do tego zrobic 25 programowych PWM-ow. Bardzo trudne zadanie. Oczywiscie do przejscia. Tak się sklada ze pracuje dla jednej z firm robiacej takie urzadzenia i robimy dimmery w ktorych jeden procesor 20 MIPS 16 bit obsluguje 36 kanalow. Ale programista siedzial nad tym rok. Mysle, ze firma powinna tego programiste zwolnic z wilczym biletem. Nad...
Witam, mam zrobić na zaliczenie projekt z techniki cyfrowej. Muszę zaprojektować jakiś układ sterowania -sieć działań około 10 klatek war. i operac. i musi byc układ przetwarzania danych. Projekt będe realizował w Active HDL-u (vhdl) i implementował w FPGA. I mam pare pytań w zwiążku z tym: Czy mechanizm CSMA/CD nie będzie za trudny do zrealizowania?...
witam serdecznie Potrzebuję informacji na temat PWM. Chcę nim sterować silnikiem prądu stałego. Tylko jak zaimplementować PWM w języku VHDL? Chcę mieć dodatkowo możliwość zmiany kierunku obrotów silnika. mój układ wykorzystuje kostkę BA6418N. Proszę o pomoc. z góry dziękuję.
Witam Mam do wykonania projekt według założeń. Układ sterowania PWM oparty na Xilinx XC9536XL Diodą Super jasną (3,3V /20 mA) Stabilizator Low drop (3.3 czy 5 v ?) Zegar timer ICM7555 Zasilacz Firmy Tartek Niestabilizowany (12v/50 mA) Stopni jasności 32 (nie ważne) I teraz ponieważ jest to projekt musze go oddać na papierze. Posiadam program napisany...
Czy można w jakiś sposób skryptem python/Autoit3 wprowadzić schemat do aplikacji Proteus firmy Labcenter? Jeśli znasz API lub inne metody z chęcią poznam te mozliwości skryptowania. Możesz przytoczyć przykład, który wybiera z Part managera Atmegę 8 i podłącza LED z rezystorem anodą do pinu PB3 ? Proteus firmy Labcenter to popularne oprogramowanie do...
PCI też powoli znika, ale nie o tym temat. Masz w zasadzie 2 rozwiązania: - kartę z mostkiem PCI-ISA i układ wpinany na ISA, - kartę prototypową PCI z FPGA i użycie jakiegoś otwartego rdzenia PCI w VHDL czy Verilogu. W komputerze oprócz PCI jest jeszcze USB - sądzę, ze z USB mniejszym wysiłkiem osiągniesz swój cel, chyba że zależy Ci na maksymalnej...
Zegar taki jest tylko w symulacji :) Dodano po 1 Przy próbie kompilacji (bo robię to w języku VHDL ale obiektowym) do ALTERY wyskakuje mi błąd. Zaznaczyłem połączenie które jest błędne. Przepraszam że tak brzydko zaznaczylem ale robiłem to w paincie.
Mam problem z wyświetleniem na trzech wyświetlaczach 7seg wartości zewnętrznie podanej ze swicha ośmiobitowego. Najdziwniejsze jest to że wszystkie wyświetlacze wskazują dobrą wartość dla pierwszych siedmiu bitów(127 max), gdy podaje na ostatni bit zero(anodowe wyświetlacze) to wszystkie wyświetlacze są zerowane, próbowałem podawać sygnał na inny port...
a nie prościej to napisać z palca w Verilogu/VHDLu? Nie wiem iloma sygnalizatorami masz sterować, ale chyba szybciej to wyjdzie napisać ręcznie...
przykro mi ale ukłąd nie będzie działał za chiny !! przede wszystkim wszystkie układy fpga mają zegar i muszą działać na clk .. zegar podawany jest z zewnątrz za pomocą kawrca na przykład.. no i opóźnienie musi być odliczane na tym zegarze. Nie można sobie odliczać opóźnienia na podstawie wartości bo niby skąd układ ma wiedzieć jak to odliczyć (trzeba...