Modyfikacja licznika 74193 do zliczania wahadłowego 0-15

Pytanie

Zmodyfikować binarny licznik synchroniczny 74193, tak aby liczył wahadłowo w pełnym zakresie:
0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 14, 13, 12, 11, 10, 9, 8, 7, 6, 5, 4, 3, 2, 1, 0, 1, ... . W
rozwiązaniu wykorzystać przerzutnik asynchroniczny S R, bramki logiczne oraz ”dwójkę liczącą” układu
7493 (pamięć kierunku zliczania).

Odpowiedź Sztucznej Inteligencji

Bezpośrednia odpowiedź na pytanie

• Najprościej: wykorzystaj 74193 jako właściwy 4‑bitowy licznik, 7493 (jedna „dwójka licząca”, wyjście QA) jako pamięć kierunku DIR, a przerzutnik asynchroniczny SR do bezpiecznego formowania sygnału przełączenia kierunku przy osiągnięciu wartości krańcowych.
• Równania sterujące:
  • DET_15 = Q3·Q2·Q1·Q0
  • DET_0 = ¬Q3·¬Q2·¬Q1·¬Q0
  • TGL_REQ = (DIR·DET_15) ∨ (¬DIR·DET_0)
  • CPU = CLK · DIR
  • CPD = CLK · ¬DIR
  • CLK_DIR = CLK · PULSE_TGL
• Gdzie PULSE_TGL (pojedynczy impuls dla 7493) uzyskujesz z przerzutnika SR ustawianego TGL_REQ i resetowanego pierwszym zboczem CLK (opis niżej). QA układu 7493 = DIR.

Szczegółowa analiza problemu

• Cel: uzyskać sekwencję 0,1,2,…,15,14,13,…,1,0,1,… bez „przeskoku” 15→0 przy zliczaniu w górę oraz 0→15 przy zliczaniu w dół.
• 74193 ma dwa niezależne wejścia zegarowe: CPU (UP) i CPD (DOWN). Zliczanie następuje na dodatnim zboczu odpowiedniego wejścia; drugie wejście musi pozostawać w stanie „1”.
• Aby zapewnić odwrócenie kierunku dokładnie w stanach 15 i 0, konieczne jest:
  1. natychmiastowe wykrycie osiągnięcia 15 (AND4 z Q0…Q3) i 0 (NOR4 albo AND4 z zanegowanymi Q0…Q3),
  2. zapamiętanie kierunku zliczania,
  3. przełączenie DIR „pomiędzy” impulsami zegara tak, by następny impuls trafił już w odpowiednie wejście CPU/CPD.
• Zamiast wykorzystywać wyjścia 74193 CO/BO (impulsy aktywne niskim poziomem, generowane w momencie próby przepełnienia/„pożyczki”), używamy detekcji poziomów 0 i 15 na wyjściach Q. Dzięki temu przełączenie kierunku nastąpi po przejściu 14→15 (lub 1→0), a więc następny impuls zegarowy spowoduje 15→14 (lub 0→1), co daje żądaną sekwencję wahadłową.
• Pamięć kierunku: „dwójka” 7493 (wejście A, wyjście QA). QA ≡ DIR (1=UP, 0=DOWN). 7493 przełączamy pojedynczym impulsem tylko wtedy, gdy licznik osiągnie kraniec zgodny z aktualnym kierunkiem:
  • gdy DIR=1 i DET_15=1 → przygotuj impuls „toggle”,
  • gdy DIR=0 i DET_0=1 → przygotuj impuls „toggle”.
• Przerzutnik SR pełni rolę formowania „pojedynczego impulsu” do 7493 i rozdzielenia w czasie przełączenia DIR od właściwego impulsu zliczającego 74193, co eliminuje ryzyko drgań i wyścigów:
  • S_SR = TGL_REQ
  • R_SR = CLK
  • Q_SR (wyjście SR) tworzy bramkę impulsu: PULSE_TGL = Q_SR · ¬CLK
  • CLK_DIR = CLK · PULSE_TGL → na wejście A (QA) układu 7493.
  • Działanie: pojawienie się TGL_REQ (po osiągnięciu 0 lub 15) asynchronicznie ustawia SR. Przy pierwszym kolejnym zboczu zegara CLK przerzutnik SR jest kasowany (R_SR=CLK), a przez krótką fazę Q_SR=1 i CLK=1 powstaje pojedynczy impuls CLK_DIR, który przełącza QA (DIR). Ponieważ przełączenie DIR i kasowanie SR kończy się przed następnym zboczem zliczającym 74193, kolejny impuls CLK trafi już w poprawne wejście (CPU/CPD).
• Bramkowanie zliczania 74193:
  • CPU = CLK · DIR, CPD = CLK · ¬DIR. W ten sposób tylko jedno z wejść 74193 otrzymuje zegar.

Aktualne informacje i trendy

• W praktyce laboratoryjnej unika się bezpośredniego wykorzystywania CO/BO do zmiany kierunku przy licznikach dwukierunkowych, preferując detekcję stanów Q i niezależną pamięć kierunku. Zapewnia to identyczny czas propagacji logiki niezależnie od kierunku i brak „prób przepełnienia”.
• W układach CPLD/FPGA analogiczny efekt realizuje się synchronicznie: DIR <= DIR xor TGL_REQ, gdzie TGL_REQ powstaje z komparatora 4‑bitowego (Q==0 lub Q==15).

Wspierające wyjaśnienia i detale

• Równania logiczne (spójne z opisem):
  • DET_15 = Q3·Q2·Q1·Q0
  • DET_0 = ¬Q3·¬Q2·¬Q1·¬Q0
  • TGL_REQ = (DIR·DET_15) ∨ (¬DIR·DET_0)
  • S_SR = TGL_REQ
  • R_SR = CLK
  • PULSE_TGL = Q_SR · ¬CLK
  • CLK_DIR = CLK · PULSE_TGL
  • DIR = QA(7493) (A-kluczowanie 7493 jest aktywne na jednym zboczu; jeśli dana implementacja 7493 przełącza na zboczu opadającym, odwróć CLK_DIR).
  • CPU = CLK · DIR
  • CPD = CLK · ¬DIR
• Wejścia równoległego ładowania 74193 utrzymuj nieaktywne (LOAD=1), asynchroniczny reset użyj tylko do inicjalizacji (ustaw 0).
• Inicjalizacja:
  • Wyzeruj 74193 (Q=0000).
  • Ustaw DIR=1 (wyzeruj QA 7493 lub wymuś pojedynczy impuls na A tak, aby QA=1).
  • SR w stanie spoczynkowym Q_SR=0.

Aspekty etyczne i prawne

• Brak szczególnych aspektów prawnych; zwróć uwagę na bezpieczeństwo pracy z zasilaniem TTL 5 V i ESD. Dokumentację producenta (karty katalogowe) traktuj jako nadrzędne źródło parametrów.

Praktyczne wskazówki

• Unikaj długich ścieżek i mieszania rodzin TTL/LS/HC bez upewnienia się co do poziomów logicznych i obciążeń.
• Dla DET_0 użyj NOR4 lub AND4 z inwerterami na Q0…Q3 (krótsze ścieżki, mniejsze ryzyko hazardów).
• Jeśli pojawią się wąskie szpilki na DET_0/DET_15 (przejście 0111→1000 i 0001→0000), wstaw dodatkowe bramki buforujące (opóźnienie) w torze R_SR=CLK, aby zapewnić, że ustawienie SR następuje minimalnie przed kasowaniem przez CLK.
• Alternatywnie można zrealizować SR na NAND z wejściami aktywnymi „0” – wówczas przystosuj polaryzacje sygnałów (S’=¬TGL_REQ, R’=¬CLK).

Ewentualne zastrzeżenia lub uwagi dodatkowe

• Różne warianty 74x193 (LS/HCT/HC) mają nieco odmienne czasy propagacji – wrażliwość na hazardy może się różnić. W prototypie warto przewidzieć miejsce na małe korekty opóźnień (bufory/inwertery).
• Jeśli Twoja wersja 7493 przełącza QA na zboczu opadającym, konieczna może być inwersja CLK_DIR; sprawdź kartę katalogową.

Sugestie dalszych badań

• Zamiana SR+7493 na pojedynczy przerzutnik T lub JK z asynchronicznym SET/RESET (sprzężenie „toggle” czysto synchroniczne).
• Implementacja w technologii CMOS 40193/4029 i porównanie zachowania czasowego.
• Synteza w HDL i weryfikacja w symulatorze czasowym (post‑layout) dla oceny hazardów.

Krótkie podsumowanie

• Detekuj 0 i 15 na wyjściach 74193, zapamiętaj kierunek w QA układu 7493 i bramkuj główny zegar: CPU=CLK·DIR, CPD=CLK·¬DIR. Przerzutnik SR wytwarza pojedynczy impuls CLK_DIR dla 7493 dokładnie wtedy, gdy licznik osiąga kraniec zgodny z kierunkiem. Tak zrealizowany układ liczy 0→15→0 wahadłowo bez niepożądanych przeskoków i z zachowaniem poprawnych relacji czasowych.