Czesc, Mala dygresja do 'dobrego tonu'. Jestes pewien, ze wykladowca naciskal na uzywanie asynchronicznego resetu w FPGA? Moze odnosil sie do konkretnej rodziny ukladow jakiegos producenta? Reset w projekcie to zagadnienie globalne i nie ma jednoznacznej odpowiedzi na pytanie ktory uzyc. W wiekszosci...
Mam pare pytan o kwestie, ktore wzbudzily moje watpliwosci przy ukladzie takiej komunikacji: - Mam zewnetrzne pamieci RAM( 2K x 8 ) oraz EPROM ( 8K x 8), w schemacie ukladu pamiec RAM adresowana jest bezposrednio z mikrokontrolera, zaś w przypadku ROM mlodsze bity adresu wpisywane sa do zatrzasku...
Przyznam, że nie do końca znam silniki synchroniczne (stosowane conajmniej niezbyt często) ale wydawało mi się, że wirnik ma zawsze tak samo bieguny - tzn. wystarczy raz skalibrować. Jeśli nie to nie ma najmniejszego problemu - dokładamy przycisk "reset" i atmega sama automatycznie przyjmie aktualną...
Zasadniczą właściwością synchronicznej pracy licznika jest jednoczesna (bez żadnych opóźnień) zmiana stanu wszystkich wyjść "Q" układu po każdym narastającym zboczu przebiegu taktującego. Przebieg ten jest doprowadzony równolegle do wejść zegarowych wszystkich przerzutników. Oczywiście nie bezpośrednio...
Witam, Czy w synchronicznej przetwornicy buck sprawdzi się pomiar prądu dławika z wykorzystaniem przekładnika prądowego? Mniej więcej tak (schemat poglądowy): Planuję mostek prostowniczy zbudować z diod schottkiego z odpowiednich diod o znikomym Vf. Fajnie by było, gdybym w punkcie "pomiar"...
Witam Na uczelni mam za zadanie zaprojektować 4bitowy licznik synchroniczny na przerzutnikach typu D z funkcją reset. Troszkę poczytałem, przeanalizowałem przebiegi i zaprojektowałem, lecz bo symulacji nie działa on poprawie (nie liczy po kolei). Przesyłam schemat aby zaprezentować i łatwiej zlokalizować...
Dobra nie będą Cię więcej męczył tylko powiem. To nie będzie reset. Podczas sprzętowego resetu są asynchronicznie resetowanie wszystkie rejestry specjalne. Czyli piny są ustawiane jako Hi-Z, Timery są zatrzymywane, ADC/I2C/SPI/UART zatrzymywane, przerwania wyłączane itd. itp. Skok pod adres 0 nie...
Ok sprawa wygląda tak, że LSI nie włącza się automatycznie przy resecie bądź zaniku głównego napięcia zasilania. Więc moja funkcja nie działała tak jak powinna Część konfiguracji trzeba wykonywać zawsze przy resecie procesora. Oto działający kod :) Oczywiście już zamówiłem kwarc zegarkowy aby sprawdzić...
uzywam jeszcze przerwania do generowania stalych odstepow czasowych m.in do odswierzania danych na lcd. Wydaje mi sie ze to nie kwestia zaklocen (mam duzo kondensatorow, na oscyloskopie nie widac zeby przerwania cos zakłócały) a tak wyglada procedura wysylania 8 bitow do lcd: Sub Sendserial(byval...
Witam. Modulo 11 w przód trzeba zdekodować stan 1010 i podać impuls na wejście Reset. Dekoder to dwuwejściowa bramka AND. Na wejścia podajesz stan z wyjść B i D. W tył: stan 0110 -> bramka czterowejściowa AND. Z wyjść B i C plus A i D zanegowane. Pzdr.
Zrobiłem coś takiego: Nie ma komparatora, jest źródło napięcia z modelem behawioralnym (B1), które podaje "jedynkę" na wejście przerzutnika R-S, gdy napięcie na drenie jest większe od zera. jest tam też pseudostabilizacja, na drugim przerzutniku, ale tym to się akurat raczej nie masz co martwić,...
Nowy układ formy Maxim to przetwornica step-down DC-DC. MAX17501 charakteryzuje się wysoką efektywnością konwersji, możliwością pracy z wysokim napięciem - układ zaprojektowany jest dla zakresu napięć wejściowych od 4,5V do 60V. Tak szeroki zakres napięć wejściowych umożliwia aplikację tej przetwornicy...
Tak, trzeba dodać układ resetu, który po podaniu zasilania asynchronicznie ustawi licznik w stan 07.
Jest dobrze co wstawiłeś bo dzisiaj się dowiedziałem jak wypełniałeś te tablice :) Mój błąd polegał na tym że nie brałem pod uwagę tych stanów wcześniejszych jak wypełniałem tablicę tylko pozycje w rzędach i normalnie na świecie wypełniałem pozycjami (czytając od góry): 01236745. Chyba wiesz co mam na...
Co do detektora sekwencji, to: (1) masz niepodłączone wejście D drugiego przerzutnika - więc on niczego sensownego nie będzie robił; (2) X wchodzi na wejście bramki, której wyjściem jest Y - więc Y będzie zależało od aktualnej wartości X, a chyba ma zależeć tylko od wpisanej na zboczu Clock. Do co...
Ustawienia na których działała ta kostka 256MB mogły być za bardzo wyżyłowane dla nowej kostki ponieważ jak historia pokazuje mniejsze kości potrafią się lepiej kręcić. Najwięcej zyskasz ustawiając proca i pamięci synchronicznie czyli 166/166(333) i zostawiając timingi tak jak są
Jak chcesz być pewny na 100% to odkręć 4 śrubki radiatora i będziesz miał pewność. Żaden problem. Ty masz za to problem - to jest socket A i nie ma tam żadnych śrubek radiatora - nie wprowadzaj ludzi w błąd swoją ignorancją ! Po zwiększeniu fsb na 133 system nie chce sie odpalic, blue screen. Może...
czyli po podłączeniu go cały układ dostaje '0' i taką też wyświetla wartość, po czym po "odłączeniu" wejścia reset, zaczyna liczyć od nowa, jednak dostałem informację (nie od profesora), że to nie o to chodzi i tu moje pierwsze pytanie: dlaczego i jak zrobić to poprawnie ? Trochę jakby nie do końca...
Licznik: begin process(reset,enable,clock) beg... reset='1' then sCV <= "0000000000000000"; end if; if CLOCK='1' then if enable='1' then sCV<=sCV + 1; end if; end if; end process; reset powinien byc w tym samym "if" co reszta licznika. Kod będzie...
Gdy napiecia sa rowne nastepuje reset licznika, ale wczesniej musze pobrac stan licznika do rejestru, w ktorym nastapil reset, ale jak go pobrac, jak ten stan bedzie mniejszy o 1 LSB, bo reset za szybko dziala... W takim przypadku to sprawa jest jeszcze prostsza niz na poczatku to przedstawiles. Nie...
Witam. #1 - może Kolega sprawdzić ,,view RTL schematic'' i ,,technology schematic'' w ISE (przypuszczam, że jeśli Xilinx to i ISE). Jak nie będzie miał kolega wniosków, to może tu wkleić obrazki. Teoretycznie - czyli w symulacji behawioralnej jest dobrze. #2 - proces reaguje na zmianę SPI_Action...
quartus przy probie kompilacji raportuje: j.a To dlatego, że wredny html zamienia < na < i itp.. Tak to przejdzie syntax i syntezę. Ale mam kilka uwag: - jak robisz proces synchroniczny w liście czułości wystarczy sam zegar - z resetem synchronicznym używaj if rst then - else - end...
Na początku niniejszego opisu chciałbym serdecznie podziękować użytkownikowi szymonszymon - dzięki jego nieocenionej pomocy udało się zdobyć część materiałów - bardzo przydatnych podczas procesu uruchamiania mikrokomputera COBRA 1. Projekt powstał wiele lat temu. W dobie szybkich procesorów...
Witam wszystkich. Jakoże dopiero zaczynam moją przygodę z VHDL prosze was o sprawdzenie tego zadanka: OPisz w sposób funkcjonalny przerzutnik T przełączany opadającym zboczem zegara. Reset synchroniczny: library ieee; use ieee.std_logic_1164.all; -- entity entity TFLOP is port (T, CLK...
Problem leży w tym że w Spartanach nie istnieją żadne zasoby (rejestry na których mozna zrobić licznik) które mają wiecej niż jedno wejście reagujące na zbocze. Możliwe rozwiązania: (założyłem że chodziło tobie o zwiększanie licznika sygnałem RAM_CLK a zerowanie sygnałem RAM_WR, bo Twój przykład jest...
Wstęp Systemy wideo, niesamowicie popularne w urządzeniach na rynku konsumenckim, zdobywają coraz większe uznanie w urządzeniach użytkowanych w aplikacjach przemysłowych, na rynku motoryzacyjnym i w systemach automatyki przemysłowej. Wzrost udziału tych systemów w wymienionych aplikacjach związany...
Witam. Od razu zaznaczę, że jestem bardzo początkujący w Verilogu. Potrzebuję w jednym module użyć innego modułu, który zamieni zmienną w postaci binarnej na postać w systemie resztowym RNS. Moduł do konwersji mam gotowy, tyle że nie bardzo ogarniam jak go użyć . Oto listingi kodu, to jest główny...
Witam ponownie. Cos duzo tych zadan z cyfrowki dostales na Swieta :-). Licznik zliczajacy w naturalnym kodzie dwojkowym modulo 13 (zakladam, ze liczy w gore) robi sie bardzo prosto. "Modulo N" oznacza ilosc stanow licznika. Ma byc 13? Tzn najprosciej gdy zlicza od zera QDQCQBQA=0000 az do QDQCQBQA=1100...
Dobrze, że kolega J.A to zauważył. Chcesz zbudować proces synchroniczny, trzymaj się tej prostej regułki. To jest dobrze: if (clk'event and clk='1') then --tutaj umieszczamy wszystko, bez wyjątku end if; To jest źle: if (clk'event and clk='1') then -- proces...
Chciałbym zapytać o poprawność zapisu 1. narastające zbocze, clear asynchroniczny stan niski, set synchroniczny stan wysoki 2. opadające zbocze, clear synchroniczny stan wysoki, set asynchroniczny stan niski Czy to będzie tak: 1: architecture T of T is signal q_reg: std_logic; signal q_next:...
Tu masz rysunki wyjaśniające obie idee skracania cyklu licznika. Synchroniczny (CLK - przebieg wejściowy, A52 - asynchroniczne, kombinacyjne wykrycie stanu 52, RST - synchroniczny reset licznika na wyjściu przerzutnika D, stan - stan licznika, zliczona liczba): Asynchroniczny (CLK - przebieg...
Witam! Przepraszam, że tak późno - dopiero dziś kombinowałem i rysowałem. Tu masz asynchroniczny, jak chciałeś na JK i NAND-ach. "Dedykowany" pod 7473 itp. Wyjściami licznika są wyjścia proste: A, B, C, D. Pamiętaj, że 7473 (i inne JK_Master Slave) zatrzaskuje stan wejść przy dodatnim zboczu, a...
Zadanie 1. Należy zaprojektowac automat, który bedzie rozpoznawac dwie specyficzne sekwencje wejsciowe: cztery kolejne „1” lub cztery kolejne „0”. Okreslone jest wejscie „w” i wyjscie „z”. Jesli w=1 lub w=0 dla czterech kolejnych cykli zegarowych, to...
Chodzi mi dokładnie oto/.../ ok, teraz jasne; robisz uklad 'licznik-dekoder' i implementujesz go 4 razy jak w przykladzie, ktory ci podalem wyzej; dodatkowo robisz 4 bitowy rejestr, ktory sluzy za 'count_enable'; po reset ten rejestr ma stan b"0001", czyli pozwala liczyc licznikowi pierwszemu; stan...
Witam 1. licznik zamiast zliczać do 4 będzie wytwarzał krótkie szpilki ponieważ wyjście Q2 jest połączone z wejściami Reset obu przerzutników 2.multiplekser powinien mieć stan 0 na wejściu INHIBIT pin 6 ,który na schemacie wisi w powietrzu To są błędy uniemożliwiające działanie tego układu a dobrze...
To jest mój pierwszy kod w vhdl. Projekt oparty na cyclone III. Soft Quartus. Układ generuje 8 razy większy czas od wejścia kluczującego ok 125 ms niskim stanem. Na wyjściu jest 8 razy większy sygnał tim1 z dokładnością ok 0,0001. Jeśli jest ktoś chętny do obejrzenia proszę o uwagi co do składni...
Mam zadanie o treści: 3-bitowy rejestr przesuwny z równoległym synchronicznym wpisem informacji Schemam ma być przy użyciu przerzutnika typu D Tutaj moje rozwiązanie: Pytania: Czy poprawnie jest to rozwiązane bo nie jestem do niego przekonany? Nie, równoległy synchroniczny wpis informacji...
Olaboga ale syf mialem teraz zauwazylem. faktycznie, ale druga wersja nie jest lepsza. nie wiadomo od czego zaczac... taki 'syf' - uzywajac twojej terminologii; 1.zapis [syntax=verilog] always (at)(posedge clk or negedge reset)[/syntax] oznacza, ze jeden z sygnalow jest zegarem dla synchronicznych przerzutnikow,...
Co prawda dopiero rozpoczynam swoja przygode z vhdl'em, ale postaram sie Ci pomoc. Patrzac na Twoj kod sadze, ze troche zle sie do tego zabrales. Nie jestem pewien jak zachowa sie ten process po syntezie, gdyz nigdy sie z taka konstrukcja nie spotkalem. Podejrzewam, ze wynikiem tego kodu moze...
Na tym konwerterze jest 3V3 TXD RXD GND 5V Nia ma DTR. DTR zwykle jest podłączony przez cap. do pinu Reset i daje automatyczny 'reset' podczas programowania. Jeżeli nie ma DTR, (nie jesteś jeszcze przegrany!), - to musisz ręcznie, synchronicznie nacisnąc przysck Reset na A-Min i i...
Niestety są kolejne problemy. Te dwa kondensatory 100nF znacznie poprawiły stabilność, ale wciąż zdarza się, że po uruchomieniu licznik dziesiątek godzin nie wyświetla nic, albo godziny zerują się po 13... albo po wyzerowaniu licznik dziesiątek godzin wyświetla jednocześnie zero i dwa. Wyświetlacze...
zarowno vhdl jak i ise to nie moja bajka, ale moze przydadza ci sie takie ogolne uwagi: hmmm... spotykalem sie z opiniami aby unikac asynchronicznych sygnalow, ale reseta raczej pozwalano mi zostawic taki globalny reset to jakis 'guzik', ktory ma ustawic cala logike w dobrze zdefiniowany stan...
Czekam na zbocze linii wejściowej(R) i stan '1'ustawiam wyjście RESET <= '0' czemu na 'zbocze i stan', nie mozesz po prostu rozpoznawac stanu '1' ?; to samo dla E; if RESET = '0' and (CLK0'event and ZMIENNA(0) = '1')/.../ zmienna(0) jest przesylana synchronicznie z CLK0, zmienna(1) z CLK1...
Witam szanowni forumowicze. Temat może wydawać się nieskończony i w pewnym sensie tak jest, bo do pełnego zegara jeszcze długa droga, jednak to, co chcę przedstawić jest pełnym, działającym i sprawdzonym rozwiązaniem licznika binarnego tylko i wyłącznie na przekaźnikach. Zawsze mnie korciło, żeby zbudować...
a masz zainstalowana latke na Blastera?? u mnie na nieopdkreconym resety byly tak co kilka dni na podkreconym odrazu,zanim sie polapalem o co chodzi, na to schorznie reinstal windy + format dysku pomogl by na pewiem czas proponuje tez czs latency na 3 i taktowanie pamieci synchroniczne,z taktem...
D-FF z asynchronicznym zerowaniem, wyzwalany opadajacym zboczem CLK: process (CLK, KASUJ) begin if KASUJ='1' then --asynchroniczny RESET aktywny na '1' Q <= '0'; elsif falling_edge(CLK) then --CLK opadajace zbocze Q <= DIN; end if; end...
"]Jak na moje oko to program robiący syntezę "dał cienia" nie sadze, kompilator xilinx to stara, doswiadczona marka; to jest temat na wielogodzinna dyskusje z teoretykami symulacji i syntezy, jako praktyk powiem tyle: vhdl powstawal w czasach, gdy jeszcze fpga nie bylo na swiecie, powstal jako...
nie znam się co prawda na Verilogu, ale kolega J.A miał na myśli (a może się myle :) że proces albo jest asynchroniczny albo synchroniczny, tzn jeśli na liście czułości znajduje się 'clk' to nie ma prawa tam być nic innego, stąd przypuszczam że będzie to wyglądać mniej więcej tak: always (at) (posedge...
Konstrukcja będąca tematem wątku powstała jako projekt na zaliczenie przedmiotu na uczelni, którego celem było napisanie sterownika dla systemu Linux do jakiegoś urządzenia. Ponieważ miałem swobodę wyboru tematu sterownika, postanowiłem stworzyć jakieś urządzenie w postaci karty ISA. Złącze to nie...
Na stole wszystko było OK, ale po zamontowaniu na samochodach zaczynały się cyrki. Modemy się po prostu nagminnie zawieszały! Woziliśmy się z tym problemem przez długi czas; trwał ping-pong z operatorami sieci. W końcu daliśmy za wygraną i zastosowaliśmy reset raz na dobę. Problemy z łącznością poprzez...
Do budowy falowników to ja używam dsPIC33EPxxxMUxxx. Tam właśnie masz do dyspozycji moduł 7 komplementarnych, szybkich PWM ze wspólną, podwójną podstawą czasu. Każdy kanał może być w pełni synchroniczny z pozostałymi, lub zupełnie niezależny, a trybów pracy jest kilka. A jak chcesz, to możesz mieć 14...
Pamiętam, gdy kupiłem swój pierwszy procesorowy miernik częstotliwości. Wyposażony pierwotnie w rezonator kwarcowy zapewniający dokładność około 10ppm. Było to całkiem zadowalające, biorąc pod uwagę rozdzielczość częstościomierza oraz możliwość dopasowania obliczeń do odchyłki wzorca. Po krótkim...
Czesc, Reset na liscie czulosci powinien byc ale tylko jak masz asynchroniczny reset. Jesli jest synchroniczny to nie powinien tam byc bo proces bedzie schedulowany na zmiane na oba sygnaly wiec bedzie sie wzbudzal w symulatorze za kazdym razem jak cos sie bedzie dzialo z resetem. Jak masz synchroniczny...
Na pewno miał to być częstościomierz. Do licznika impulsów cała ta nieszczęsna płytka w ogóle nie jest potrzebna - tryb taki osiąga się przez wciśnięcie isostatu który zwiera wejście z wyjściem. Prawdopodobnie drugi 7474 na pokładzie ma za zadanie podzielić sygnał zegarowy przez 2, tak żeby reset następował...
Witam. Potrzebuję oprogramować czujnik wilgotności HIH6130. Czujnik komunikuje się z MSP430G2553 przez magistralę I2C. Z technical note czujnika wynika że sprawa sprowadza się do wysłania sygnału startu, następnie do wysłania adresu czujnika (tu 0x27). W efekcie powinniśmy otrzymać 4 bajty danych (2bajty...
Klawiatura PS/2 podłączona do jednego z kanałów SIO (w trybie synchronicznym). Nie ma żadnych mikrokontrolerów. GALe to najmniejszy problem bo to wiekszość tanich chińskich programatorów obsługuje. Używałem TL-866 a wcześniej Galblasta. 22V10 wystarczyłby jeden ale zakupione na ebayu okazały się...
Wszyscy chcemy, aby nasze układy FPGA były niezawodne w swoim docelowym środowisku pracy. Szczególnie, jeśli układ taki pracuje w krytycznej dla bezpieczeństwa sekcji urządzenia. W takich aplikacjach musimy przyjrzeć się bliżej nie tylko całej architekturze zakodowanej w FPGA, ale także szczegółom...
Wielkie dzięki za wskazówki. Mam jednak kilka pytań. To jest przetwornica boost, więc stosowanie jednej diody LED z Uf ok. 2,7V jest bez sensu przy zasilaniu 4,5V. Skoro przetwornica utrzymuje stały prąd płynący przez diodę LED napięcie ma tutaj jakiekolwiek znaczenie? Dodatkowo napięcie zasilające...
Już nieaktualne, automat zaprojektowałem jako synchroniczny taktowany zegarem i daje się go zsyntezować bez problemu. Tzn mam pewną nieścisłość, umieściłem na liście wrażliwościowej sygnał RST i najpierw sprawdzam RST a potem CLK, ma to działać jak reset asynchroniczny. Niestety mimo że moje scalaki...
Jest szczegółowy opis tego jak to zrobić sygnał po sygnale. Tylko o ile dobrze pamiętam to ze stronnicowaniem jest błąd - ale to wyjdzie ci w testach. generalnie wszystko jest tam proste. 1. Reset procka i trzymamy cały czas (dla avr stan niski) 2. ściagamy sygnały wyjściowe (sck i mosi na poziom...
Myślę że korzystniejszym rozwiązaniem było by zastosowanie przerzutników synchronicznych typu "D" z dodatkowymi wejściami "set" i "reset". Na wejścia te mógłbyś wtedy podawać impulsy z wyłączników skrajnych, wymuszające stany na wyjściach Q i nieQ w zależności od tego czy szyba się zamknęła czy otwarła...
Witam Miałem takie zadanko: Należy zaprojektowac automat, który bedzie rozpoznawac dwie specyficzne sekwencje wejsciowe: cztery kolejne „1” lub cztery kolejne „0”. Okreslone jest wejscie „w” i wyjscie „z”. Jesli w=1 lub w=0 dla czterech kolejnych...
Witam. Dorwałem wyświetlacz EL(plazmowy) O rozdzielczości 640x400 i obsługujący skalę szarości. Udało mi się nawet znaleźć dokumentację: Pozostaje problem jego wysterowania walczę z tym już jakiś czas i jak na razie udało mi się wyświetlić tylko przypadkowe dane albo pionowe pasy. Próbuję tym sterować...
Twój opis jest NIESYNTEZOWALNY , zastanów się dokładniej nam takim czymś: always wykonują się współbieżnie względem siebie, i do tego mają dostęp (zapis), do tego samego reg ! Unikaj takich rzeczy na przyszłość... Zamień to na jeden blok, nawet jak w symulacji Ci pójdzie, na pewno nie przejdzie...
Witajcie. Złożyłem układ według tego schematu (tutaj inny procesor i kwarc): Zaprogramowałem Atmegę: [syntax=asm] .nolist .include "m162def.inc" .list .listmac ;*****... Ilosc_l = r17 .def Ilosc_h = r18 .def Ilosc_d = r19 ;**********************************...
Watchdoga nie będę odpalał, bo to nie będzie układ kontroli i nadzoru. To raczej użytkownik będzie go nadzorował. Ponadto nie będzie pracował raczej więcej jak 10 godzin, sporadycznie do 16, co jednak nie wyklucza ewentualnej zwiechy. Jednakże pierwsze testy w środowisku bojowym wypadły pozytywnie. Ograniczniki...
Rozwin temat.... Podaj za przeciw... Na dobra sprawe przy zegarze 25MHz albo w granicach to bez roznicy ale przy mniejszych to jest. Dlatego uzasdnij. niebezpieczenstwo asynchronicznego resetu nie jest zalezne od czestotliwosci zegara; w pewnym skrocie sprawa przedstawia sie tak: sygnal reset...
Witam, Mam problem z dekoderem ITI-5800s, już mam dość serwisowania i korespondencji z doradcami... Próbuję odpalić trzecią z kolei, teoretycznie 'nową', sztukę ww. dekodera, niestety bez zamierzonego rezultatu. Dekoder samoczynnie się resetuje po paru minutach. Bez względu na to czy jest podpięta...
Pytałem o sens rzutowania ze względu na to, że patrząc na wartości podane w tabeli amplituda powinna być zbliżona na wartości Vref czyli 3.3V, a teraz ledwo wyłania się z szumu... Powracając do mojej pierwotnej wersji z bibliotekami: [syntax=C] #include "stm32f10x.h" //rejestr 12-bitowy prawo-zorientowany #define...
:) Tak gwoli jeszcze ścisłości jeżeli masz taki kod [syntax=verilog] if(cs_rising_edge) data <= tmp_data; [/syntax] to istnieje prawdopodobieństwo stworzenia Latch'a czyli przerzutnika reagującego nie na zbocze, ale na stan logiczny - ogolnie laczy sie unika, opozniają propagację sygnałów w chipie....
VHDL to nie C++ - proponuje podejść do problemu bardziej elektronicznie, tak jak przy projektowaniu układów cyfrowych. Zaprezentowałeś kod który w ogole nie używa zegara(!!) - takie coś aż prosi się o błędy. Układy kombinacyjne są ok, ale bez zegara będzie ci to latać jak pepek z gumy, co wejdzie to...
Witam Dostałem od znajomej telefon w nadziei iż coś jej pomogę w odratowaniu telefonu mianowicie LG L5 (E460) - telefon jest po wizycie na lekcjach nauki pływania synchronicznego w "kiblu" Zaraz po naukach został on prędko rozkręcony i wysuszony ofc bez uprzedniego włączania aby się nie "ugotował"...
A dlaczego miałby zaczynać liczenie od 4 skoro w ogóle nie zadbałeś o wymuszenie w jakikolwiek sposób stanu początkowego licznika? Nie wiem co to jest program DSCH i jak działa, ale i tak masz szczęście skoro rusza akurat od stanu 9. Wiem za to jak zachowałby się prawdziwy układ: po włączeniu zasilania...
Nie ma "przerwań synchronicznych", jest tylko błędna terminologia. SVC to jest właśnie pułapka, podobnie jak SYSCALL w innych procesorach, TRAP w jeszcze innych i INT w x86. Błąd to coś ciut innego - wszystkie Fault w ARM to właśnie błędy. Obsługa błędów ani pułapek nie zależy od priorytetu procesora....
TX oraz RX to piny komunikacji UART zastanawiam się czy też nie SET dla komunikacji synchronicznej. Jeśli chodzi o SWD_CLK to zegar dla SWD a SWD_IO to przesyłanie danych VCC oraz GND to raczej znane, zasilanie i masa. RESET może być wystawionym pinem dla resetu wewnętrznego mikrokontrolera...
Dziękuję raz jeszcze, po zmianie, którą zasugerowałeś chodzi nawet z kalibracją. Masz i wprawę i czujesz sprzęt, ja tego nie mam i zazdraszczam. To jest mój pierwszy program na ARMie - wszystko nowe, tylko ja stary. W bazodanowym programie pod Windows rzadko używa się operatorów bitowych. A sam system...
UAZ nie wiem co dla ciebie znaczy NAJTANSZE ale wydaje mi sie ze najprostrze sa karty synchroniczne (np telefoniczne) komunikacja polega na tym ze dajesz impuls reset a na wyjsciu danych masz pierwszy bit potem jak podajesz impuls zegara to masz kolejne bity wyzwalanie jest zboczem ale nie pamietam ktorym....
TPSA i inne do automatow to karty synchroniczne C+ SHELL GSM ORLEN asychoniczne te pierwsze jest prosciej obslugiwac bo podaje sie impuls RESET na wyjsciu danych pojawia sie pierwszy bit potem na kazdym zboczu (nie pamietam ktorym) CLK kolejne bity. te drugie jest prosciej zrobic samemu na karcie...
Ja sobie bardzo chwaliłem tą płytę przez rok i namówiłem kilkoro znajomych i też sobie chwalą. Mankamenty resetu biosa - to nędzna bateria i zaśniedziałe styki które trzeba oczyscić SIS niema mostków północ/południe dzięki czemu ma szybkie transfery danych i np. w Photoschopie wykonuje większość operacji...
sprawdzałem, wszystko działa dobrze przerzutnik nie może być synchroniczny więc albo trzeba znaleźć zwykły RS, albo wykorzystać RESET PRESET Jedynie zauważyłem że przecież DEMUX daje same jedynki, więc wejścia RS muszą być zanegowane. Jeżeli chodzi o robienie DEMUX z dwóch to wystarczy tranzystor...
no niestety, niemoge sie zgodzić z tym że jest aż tak ciężko i to gruba przesada. Jesli chodzi o transmisje PS2 to jest to zwykła transmisja synchroniczna z bitem staru, stopu i parzystości. Częstotliwość zegara około 32KHz.(są dwie linie zegara i danych). Podłącz sobie wyjście danych i zegara do...
Należałoby uściślić nieco, skoro traktujemy go jako automat i powiedzieć, że ma 14 stanów wyjść albo np. zawartości : 0..13. Przy zawartości 14 następuje reset, czyli 13 jeszcze ma być. Stanów wewnętrznych jako automat być może ma mniej, nie zastanawiałem się. Dodano po 50 Tak sobie teraz...
witam szukam schematu logicznego przerzutnika typu D synchronicznego zbudowanego na bramkach NAND albo NOR, z wejsciami D, SET , RESET i CLK. Przeniosłem z: Schematu/instrukcji...
Byc może ustawiłeś taką częstotliwość odświerzania, jakiej ten monitor nie obsługuje. Włącz kompa w awaryjnym i jeśli wszystko będzie ok, to odinstaluj sterowniki od grafy, reset i ponowna instalacja. Co do taktowania, to najlepiej i najwydajniej jest jak procek chodzi na FSB synchronicznie do RAMu.
Witam, problem polega na tym, że do myszki bez mikroprocesora nie ma co podchodzić. Ogólnie komunikacja z myszka polega na tym, że najpierw z mikroprocesora szeregowo synchronicznie (w takt zegara lini CLOCK linią DATA ) muszę przeslac instrukcję RESET ( FF - szesnastkowo) wyglada to podobnie jak...
Witam Wracam jeszcze do tematu bo zmienilem plyte na Epox 8RDA+. Niestety nie wiem czy nie na gorsza :( Bo na tamtej starej wszystko chodzilo juz tak jak trzeba synchronicznie 200/200 a teraz jedynie 166/166 i koniec. Wyzej pojawia sie czerwony napis "Flash Bios. Dont turn off or reset your system....
W czym lepszy ATtiny2313 od AT90S2313 ? Po kolei : 4xPWM, +10MHz Clock(max. 20MHz), Boot block, dodatkowe rozkazy ( spm , lpm do dowolnego rejestru, również z postinkrementacją), USI, USART (tryb synchroniczny), debugWIRE, wewnętrzny RC, na upartego 18 linii I/O, BOD, ulepszony Power On Reset......
Jest to sytuacja bardzo częsta. Nalezy tu rozróżnić dwa stany procesora: - stan gdzy aktywny jest sygnał resetu - i stan normalnej pracy Nie są to dwa identyczne stany. Bardzo często jest tak że w procku albo są dwa układy (jeden normalny rdzeń i rejestry) a drugi to domontowany automat do programowania. ISP...
Zależy na jakiej płycie, musi mieć blokadę PCI/AGP i niezależne taktiwanie pamięci. W kiepskiej płycie jak masz procesor na FSB 133MHz i ustawisz pamięci na DDR-266 oznacza to tylko tyle, że są taktowane synchronicznie z CPU, jeśli ustawisz je na DDR-333 to będą taktowane FSB+PCI a PCI to FSB/4, więc...
Witam koledzy. Mam wykonać projekt przerzutnika RS niesynchronicznego na układach CMOS. Ma być to w formie płytki drukowanej z dwoma przełącznikami sterowania (set, reset) i dwoma wyjściami Q i (~Q). Do układu ma być podpinany zasilacz, normalny 12V. Prośba moja jest o wskazówki, pamiętam że na technice...
witam Byly 2 artykuly na temat kart chipowych w Ep. "Autocerber" i chyba "zamek szyfrowy na karty chipowe". tam byly opisane wyprowadzenia kart chipowych (we wszystkich kartach sa takie same), byl tez schemat transmisji z taka karta. Udalo mi sie skomunikowac z taka karta (zczytac informacje) najprostsza...
Po ostatniej awarii mojego komputera zmieniłem ustawienia sprzętowo -programowe i działanie nagrywarki nieco się poprawiło (ale tylko nieco) Otóż za radą autorów programu nagrywarkowego CDRWin ustawiałem napęd jako Master w kanale Secondary IDE, tym bardziej, że pracował w nim początkowo samodzielnie Nowy...
Jak wszystkim wiadomo wiatraki PC aby możliwy był odczyt obrotów muszą być kluczowane od strony 12V. Jak będziesz kluczował, to dostaniesz sieczkę na wyjściu czujnika obrotów. Trzeba zasilać stałym napięciem. Żeby je uzyskać wystarczy na wyjściu PWM dodać filtr dolnoprzepustowy (najlepiej LC ze...
no i nie ma prawa działać są dwa rodzaje procesów które odpowiadają budowie rzeczywistych układów i jako takie są kompilowane pierwszy rodzaj to procesy tzw. synchroniczne w którch zmiany sygnałów następują na zoboczu zegara - to u ciebie ma być ten drugi proces bo masz clk'event tyle że nie dałes...
Koledze pewnie chodzi o coś takiego: A0 - A7 i B0 - B7 - składniki sumy F0 - F7 - wynik działania C4 - wyjście przeniesienia C0 - wejście przeniesienia Do układu sumatora z punktu 1 należało dołączyć rejestr 8 - bitowy, umożliwiający zapamiętywanie wyników dodawania. Wykorzystane zostały...
Lepiej ustawić na AUTO. U mnie jak przestawiłem kiedyś na ASUS-ie pamięci to komputer wogóle się nie uruchamiał. Dopiero reset CMOS pomógł. Jak ustawiłem pamięci synchronicznie z taktowaniem procesora to też wyrzucało błędy pod testem pamięci.
Witam, dotarłem do etapu pracy, w której przeprowadziłem analizę czasową. Niestety jak to zwykle bywa układ nie działa tak jak powinien. Ustawiłem ograniczenie globalne dla linii zegarowej, po wielu zmianach układ udało mi się tak dopasować aby ISE nie zwracało błędu 'time constrain validation'. W moim...
nie podoba mi się: dzielnik_001Hz : process (CLK_50MHZ) begin if rising_edge(CLK_50MHZ) then counter <= counter + 1; if (counter = "111101000010010000") then CLK_001HZ <= not CLK_001HZ; counter <= "000000000000000000";...
Nie mozesz robic tak ze dzielisz zegar a potem wyjscie tego dzielnika podajesz na wejscie zegarowe innego modulu. Tak sie da ale sie nie robi, poczytaj warningi quartusa, napewno napisal cos o "gated clocks". To wszystko ma chodzic na zegarze z wejscia/pllki, jak chcesz miec podzielony to wyjscie z...
hmm... kod z którym mam do czynienia ma 10 000 linii i jest wygenerowany z system C (możliwe że dodatkowo "opluskany"), sądzę że nie jest możliwe jego analizowanie/debugowanie. Co do przykładu jak ten set-reset jest używany to to jest po prostu sygnał który się nazywa np: vcu000024645 w procesie o nazwie...
komunikat mercedes logowanie javascript trust myszka butla argon obrotomierz elektroniczny dobry tester napięcia badanie woltomierzem analogowym migające światła awaryjne brązowy nalot nintendo schemat częstotliwość transmitera przekaźnik świec żarowych peugeot najlepsze kolumny aktywne