Trzeba dołożyć trochę bramek na wejściach 'D'.
czyli po podłączeniu go cały układ dostaje '0' i taką też wyświetla wartość, po czym po "odłączeniu" wejścia reset, zaczyna liczyć od nowa, jednak dostałem informację (nie od profesora), że to nie o to chodzi i tu moje pierwsze pytanie: dlaczego i jak zrobić to poprawnie ? Trochę jakby nie do końca jasne są warunki zadania, jak dla mnie. Zdanie "Dodatkowe...
Gdy napiecia sa rowne nastepuje reset licznika, ale wczesniej musze pobrac stan licznika do rejestru, w ktorym nastapil reset, ale jak go pobrac, jak ten stan bedzie mniejszy o 1 LSB, bo reset za szybko dziala... W takim przypadku to sprawa jest jeszcze prostsza niz na poczatku to przedstawiles. Nie potrzebujesz dekodowac zadnego konkretnego stanu...
Może tak. Opis zrób z asynchronicznym resetem. Zamiana z asynchronicznego na synchroniczny to tylko dodanie dodatkowej flagi dla syntezera XST (-async_to_sync), albo w GUI ISE na PPM na Synthesize - XST. Pełny synchroniczny reset w systemie to brak resetu jeśli nie ma domeny zegarowej. Jak używasz opisu logiki synchronicznego z asynchronicznym resetem,...
Witam 1. licznik zamiast zliczać do 4 będzie wytwarzał krótkie szpilki ponieważ wyjście Q2 jest połączone z wejściami Reset obu przerzutników 2.multiplekser powinien mieć stan 0 na wejściu INHIBIT pin 6 ,który na schemacie wisi w powietrzu To są błędy uniemożliwiające działanie tego układu a dobrze byłoby jeszcze połączyć z masą niewykorzystane wejścia...
Witam ponownie. Cos duzo tych zadan z cyfrowki dostales na Swieta :-). Licznik zliczajacy w naturalnym kodzie dwojkowym modulo 13 (zakladam, ze liczy w gore) robi sie bardzo prosto. "Modulo N" oznacza ilosc stanow licznika. Ma byc 13? Tzn najprosciej gdy zlicza od zera QDQCQBQA=0000 az do QDQCQBQA=1100 - w sumie jest wiec 13 stanow. Gdy pojawi sie stan...
Do budowy falowników to ja używam dsPIC33EPxxxMUxxx. Tam właśnie masz do dyspozycji moduł 7 komplementarnych, szybkich PWM ze wspólną, podwójną podstawą czasu. Każdy kanał może być w pełni synchroniczny z pozostałymi, lub zupełnie niezależny, a trybów pracy jest kilka. A jak chcesz, to możesz mieć 14 osobnych kanałów, ale bez kontroli dead-time. Nie...
Witam szanowni forumowicze. Temat może wydawać się nieskończony i w pewnym sensie tak jest, bo do pełnego zegara jeszcze długa droga, jednak to, co chcę przedstawić jest pełnym, działającym i sprawdzonym rozwiązaniem licznika binarnego tylko i wyłącznie na przekaźnikach. Zawsze mnie korciło, żeby zbudować zegar na tych elementach, ze względu na urok,...
[url=http://www.elenota.pl/datasheet-pdf... - tu są opisy '192 i '193; pierwszy jest dziesiętny (0-9), drugi binarny (0-15), oba synchroniczne, zmiana stanu "w górę" na zboczu L->H CPU, "w dół" na L->H CPD; przy stanie 0 stan niski CPD powoduje stan niski TCD, przy maksymalnym (9/15) stan niski CPU - stan niski TCU,...
Układ liczy w dół tylko dlatego, że zastosowałeś przerzutniki z aktywnym zboczem narastającym na wejściu zegarowym. Skoro ma być RESET, bez wykorzystania wejścia asynchronicznego, to znaczy, że trzeba wytworzyć RESET synchroniczny. Zatem konieczne jest dodanie dodatkowych bramek na wejścia D. Potrzebne są dwie bramki OR. Wyjścia do D, natomiast jedno...
Czesc, Reset na liscie czulosci powinien byc ale tylko jak masz asynchroniczny reset. Jesli jest synchroniczny to nie powinien tam byc bo proces bedzie schedulowany na zmiane na oba sygnaly wiec bedzie sie wzbudzal w symulatorze za kazdym razem jak cos sie bedzie dzialo z resetem. Jak masz synchroniczny reset to zegar jest wystarczajacy. Zrobi sie co...
Problem leży w tym że w Spartanach nie istnieją żadne zasoby (rejestry na których mozna zrobić licznik) które mają wiecej niż jedno wejście reagujące na zbocze. Możliwe rozwiązania: (założyłem że chodziło tobie o zwiększanie licznika sygnałem RAM_CLK a zerowanie sygnałem RAM_WR, bo Twój przykład jest jakby trochę z błędem, brak uzycia sygnału RAM_CLK)...
Mam zadanie o treści: 3-bitowy rejestr przesuwny z równoległym synchronicznym wpisem informacji Schemam ma być przy użyciu przerzutnika typu D Tutaj moje rozwiązanie: http://obrazki.elektroda.pl/4798223300_1... Pytania: Czy poprawnie jest to rozwiązane bo nie jestem do niego przekonany? Nie, równoległy synchroniczny wpis informacji...
Brak czegokolwiek, podpytywałem. Jak masz 14.7V/ lub 16.5V to cz. tzw. HV pracuje > nie pracuje cz. z uprocesorem (brak danych) * może jego Reset pomoze * Rezystor 39K należy podłączyć bezpośrednio do styków złącza na końcu kabla żeby uruchomić zasilacz podczas sprawdzania bez komputera Mac. Niektórzy twierdza ,ze to zmodyfikowana kopia MSP430F2003...
Timer- np. Timer1- jako licznik zlicza impulsy zewnętrzne. Podane na odpowiednią końcówkę- T1 w wypadku ATmega8. Nie potrzebuje żadnego preskalera- bo preskaler dzieli impulsy z zegara- a tu nie ma co dzielić. Ustawiamy bity CS10-CS12 na external clock source- falling lub rising. Czy ustawiamy końcówkę T1 jako wejście- nie pamietam. Można ustawić. Ilość...
Ok, dzieki, juz znalazlem, na jakiejs stronie licznik 3-15 (a to w sumie jeden ch...) Sprawa byla bardzo prosta :) tak jak sie spodziewalem. Nie bylem tylko pewny czy reset jak ma 0, to czy cos zmienia, ale zmienia tylko jak jest 1. Pozdro, Tomasz WL
Witam, mala korekta, wspominasz o przerzutniku RS a zalaczasz schemat !R !S (nieR NieS), oryginalny RS wymaga bramek OR/NOR nie AND/NAND. Ogolnie to przerzutnik nie synchroniczny i jezeli stany na obu wejsciach beda identyczne to stany wyjsc beda przypadkowo ustalone. Wejscie R to tzw reset - kasuje przerzutnik a S to set ustawia wyjscie. !Q jest negacja...
Jest dobrze co wstawiłeś bo dzisiaj się dowiedziałem jak wypełniałeś te tablice :) Mój błąd polegał na tym że nie brałem pod uwagę tych stanów wcześniejszych jak wypełniałem tablicę tylko pozycje w rzędach i normalnie na świecie wypełniałem pozycjami (czytając od góry): 01236745. Chyba wiesz co mam na myśli. Mogłeś zrobić przykładowe dla D1 bo dla D0...
sprawdzałem, wszystko działa dobrze przerzutnik nie może być synchroniczny więc albo trzeba znaleźć zwykły RS, albo wykorzystać RESET PRESET Jedynie zauważyłem że przecież DEMUX daje same jedynki, więc wejścia RS muszą być zanegowane. Jeżeli chodzi o robienie DEMUX z dwóch to wystarczy tranzystor jako klucz.
Zrób swój design synchroniczny z zegarem - to co napisałeś będzie zamienione na kombinatoryczny układ bramek co jest złym podejściem. Twoja maszyna stanów ma czekać na naciśnięcie klawisza, wtedy zapamiętuje jeden wektor i skacze do innego stanu gdzie czeka znów na naciśnięcie klawisza a gdy to nastąpi skacze do stanu gdzie wylicza wartość, wyświetla...
Dobrze, że kolega J.A to zauważył. Chcesz zbudować proces synchroniczny, trzymaj się tej prostej regułki. To jest dobrze: if (clk'event and clk='1') then --tutaj umieszczamy wszystko, bez wyjątku end if; To jest źle: if (clk'event and clk='1') then -- proces synchroniczny end if; if (x=500000) then -- ???, nie synchronizowane...
Tu masz rysunki wyjaśniające obie idee skracania cyklu licznika. Synchroniczny (CLK - przebieg wejściowy, A52 - asynchroniczne, kombinacyjne wykrycie stanu 52, RST - synchroniczny reset licznika na wyjściu przerzutnika D, stan - stan licznika, zliczona liczba): http://obrazki.elektroda.pl/8337402500_1... Asynchroniczny (CLK - przebieg...
Zadanie 1. Należy zaprojektowac automat, który bedzie rozpoznawac dwie specyficzne sekwencje wejsciowe: cztery kolejne „1” lub cztery kolejne „0”. Okreslone jest wejscie „w” i wyjscie „z”. Jesli w=1 lub w=0 dla czterech kolejnych cykli zegarowych, to z=1, w przeciwnym przypadku z=0. Zazebianie sie sekwencji...
:) Tak gwoli jeszcze ścisłości jeżeli masz taki kod [syntax=verilog] if(cs_rising_edge) data <= tmp_data; [/syntax] to istnieje prawdopodobieństwo stworzenia Latch'a czyli przerzutnika reagującego nie na zbocze, ale na stan logiczny - ogolnie laczy sie unika, opozniają propagację sygnałów w chipie. Tutaj cię ratuje to, że masz powyżej posedge od...
Już nieaktualne, automat zaprojektowałem jako synchroniczny taktowany zegarem i daje się go zsyntezować bez problemu. Tzn mam pewną nieścisłość, umieściłem na liście wrażliwościowej sygnał RST i najpierw sprawdzam RST a potem CLK, ma to działać jak reset asynchroniczny. Niestety mimo że moje scalaki mają makrocele z resetem i setem asynchronicznym zawsze...
Witam. Od razu zaznaczę, że jestem bardzo początkujący w Verilogu. Potrzebuję w jednym module użyć innego modułu, który zamieni zmienną w postaci binarnej na postać w systemie resztowym RNS. Moduł do konwersji mam gotowy, tyle że nie bardzo ogarniam jak go użyć . Oto listingi kodu, to jest główny moduł: [syntax=verilog] `timescale 1ns/1ps ////////////////////////////////////////...
Witam. Potrzebuję oprogramować czujnik wilgotności HIH6130. Czujnik komunikuje się z MSP430G2553 przez magistralę I2C. Z technical note czujnika wynika że sprawa sprowadza się do wysłania sygnału startu, następnie do wysłania adresu czujnika (tu 0x27). W efekcie powinniśmy otrzymać 4 bajty danych (2bajty wilgotność, 2 bajty temp). Napisałem taki program...
Witam. Dorwałem wyświetlacz EL(plazmowy) O rozdzielczości 640x400 i obsługujący skalę szarości. Udało mi się nawet znaleźć dokumentację: http://www.esskabel.de/Datenblaetter/LCD... Pozostaje problem jego wysterowania walczę z tym już jakiś czas i jak na razie udało mi się wyświetlić tylko przypadkowe dane albo pionowe pasy....
Ja bym to zrobił tak, uważaj na błedy składni pisze z pamięci: process (clk,reset) begin if (reset='1') then Q<= '0' else if (clk='0') then Q<= D else Q<=Q; end if; end if; end process;
Przebiegi są rejestrowane w fizycznym układzie z wykorzystaniem bloków ILA, to nie jest symulacja. Rzeczywiście, w artykule wspomniano o układach Xilinxa i środowisku ISE – u mnie taki sposób nie działał, może zależy to od wersji ISE, może od czegoś innego, nie mam pojęcia. W każdym razie bardzo ciekawe. Co do konfiguracji symulacji, to też nie...
To jak najlepiej zbudować ten układ resetu?
Cześć, potrzebuję schematu licznika synchronicznego 3-bitowego liczącego w kodzie 13570246 (JK). Jakby ktoś był w stanie pomóc, to będę bardzo wdzięczny. Z góry dzięki za pomoc! AI: Mógłbyś doprecyzować, co dokładnie oznacza kod 13570246? Chodzi o kolejność stanów licznika (np. liczby dziesiętne w tej kolejności), czy może o jakiś specyficzny sposób...
Witam. #1 - może Kolega sprawdzić ,,view RTL schematic'' i ,,technology schematic'' w ISE (przypuszczam, że jeśli Xilinx to i ISE). Jak nie będzie miał kolega wniosków, to może tu wkleić obrazki. Teoretycznie - czyli w symulacji behawioralnej jest dobrze. #2 - proces reaguje na zmianę SPI_Action - sygnał, który (albo z nadania Kolegi albo kompilatora)...
quartus przy probie kompilacji raportuje: j.a To dlatego, że wredny html zamienia < na < i itp.. Tak to przejdzie syntax i syntezę. Ale mam kilka uwag: - jak robisz proces synchroniczny w liście czułości wystarczy sam zegar - z resetem synchronicznym używaj if rst then - else - end if - uzupełnij szerokość wektórw w display, używaj others...
Hejka Panowie, Dorzuce cos dosc waznego, co wlasnie odkrylem. Moja karta graficzna generuje INT w/g specyfikacji jakie wyczytalem z konstrukcji Harlequina. Cale szczescie kostka, ktora generuje INT ma mozliwosc ustawinia pinu na otwarty kolektor, To "oczywista oczywistość" aczkolwiek Intel twierdził inaczej. Dla nich INT to opadające zbocze co powoduje,...
w sumie chodzi mi o ten Reset synchroniczny. Nie wiem jak go zrobic.Ten przerzutnik znalazlem w internecie i zmienilem clocka na '0' zeby byl przełączany opadającym zboczem zegara. Ale reseta tu nigdzie nie ma. Wie ktos moze jak go zrobic. Plizzzz. Jutro mam egzama. I mam jeszcze zrobic przerzutnik D na Nandach strukturalnie. Bylbym bardzo wdzieczny...
Olaboga ale syf mialem teraz zauwazylem. faktycznie, ale druga wersja nie jest lepsza. nie wiadomo od czego zaczac... taki 'syf' - uzywajac twojej terminologii; 1.zapis [syntax=verilog] always (at)(posedge clk or negedge reset)[/syntax] oznacza, ze jeden z sygnalow jest zegarem dla synchronicznych przerzutnikow, drugi asynchronicznym zerowaniem/ustawianiem...
Musisz popatrzeć, co robi bramka przy licznikach. Jej zadaniem jest zebrać sygnały z odpowiednich wyjść i wygenerować reset w odpowiednim momencie, tzw skrócenie cyklu liczenia.
zarowno vhdl jak i ise to nie moja bajka, ale moze przydadza ci sie takie ogolne uwagi: hmmm... spotykalem sie z opiniami aby unikac asynchronicznych sygnalow, ale reseta raczej pozwalano mi zostawic taki globalny reset to jakis 'guzik', ktory ma ustawic cala logike w dobrze zdefiniowany stan poczatkowy; naciskasz reset, F-F sa zerowane, zwalniasz reset;...
Racja racja czyli jeżeli są WSZYSTKIE wejścia w liście czułości to jest on kombinacyjny. A jak niema chociaż jednego to już nie. To chyba nie jest właściwy wniosek. Wydaje mi się, że powinno się raczej to ująć tak: 1. Proces w języku VHDL, używając poleceń sekwencyjnych, może opisywać zarówno układ kombinacyjny lub sekwencyjny. 2. Układ synchroniczny...
Nie ma "przerwań synchronicznych", jest tylko błędna terminologia. SVC to jest właśnie pułapka, podobnie jak SYSCALL w innych procesorach, TRAP w jeszcze innych i INT w x86. Błąd to coś ciut innego - wszystkie Fault w ARM to właśnie błędy. Obsługa błędów ani pułapek nie zależy od priorytetu procesora. Ten "konfigurowalny priorytet" dla pułapek i błędów...
Nie możesz zresetować przerzutnika D, skoro nie masz wejścia R, asynchronicznego, czy synchronicznego. Tutaj znajdziesz - jak zrobić asynchronicznie zerowany i ustawiany (wejścia R i S) przerzutnik D (1.1.13) z prostych bramek: http://ipib.mech.pw.edu.pl/index.php?dow...
witam szukam schematu logicznego przerzutnika typu D synchronicznego zbudowanego na bramkach NAND albo NOR, z wejsciami D, SET , RESET i CLK. Przeniosłem z: Schematu/instrukcji...
Należałoby uściślić nieco, skoro traktujemy go jako automat i powiedzieć, że ma 14 stanów wyjść albo np. zawartości : 0..13. Przy zawartości 14 następuje reset, czyli 13 jeszcze ma być. Stanów wewnętrznych jako automat być może ma mniej, nie zastanawiałem się. Dodano po 50 Tak sobie teraz skojarzyłem, że choć jest to licznik synchroniczny, to jego automat...
Wyjmij 256 i sprawdź efekt (ew. rozszerzając swe dokonania o reset BIOS-u) - to tak na dobry początek.
Przyznam, że nie do końca znam silniki synchroniczne (stosowane conajmniej niezbyt często) ale wydawało mi się, że wirnik ma zawsze tak samo bieguny - tzn. wystarczy raz skalibrować. Jeśli nie to nie ma najmniejszego problemu - dokładamy przycisk "reset" i atmega sama automatycznie przyjmie aktualną różnicę w czasach impulsów jako poziom odniesienia...
TX oraz RX to piny komunikacji UART zastanawiam się czy też nie SET dla komunikacji synchronicznej. Jeśli chodzi o SWD_CLK to zegar dla SWD a SWD_IO to przesyłanie danych VCC oraz GND to raczej znane, zasilanie i masa. RESET może być wystawionym pinem dla resetu wewnętrznego mikrokontrolera Pozdrawiam
Licznik: begin process(reset,enable,clock) begin if reset='1' then sCV <= "0000000000000000"; end if; if CLOCK='1' then if enable='1' then sCV<=sCV + 1; end if; end if; end process; reset powinien byc w tym samym "if" co reszta licznika. Kod będzie bardziej przejrzysty. Raczej stosuj reset synchroniczny, oczywiście zależy czy...
Witam Na uczelni mam za zadanie zaprojektować 4bitowy licznik synchroniczny na przerzutnikach typu D z funkcją reset. Troszkę poczytałem, przeanalizowałem przebiegi i zaprojektowałem, lecz bo symulacji nie działa on poprawie (nie liczy po kolei). Przesyłam schemat aby zaprezentować i łatwiej zlokalizować błąd. Proszę o pomoc bo poza tym tym sprawdzałem...
Czesc, Mala dygresja do 'dobrego tonu'. Jestes pewien, ze wykladowca naciskal na uzywanie asynchronicznego resetu w FPGA? Moze odnosil sie do konkretnej rodziny ukladow jakiegos producenta? Reset w projekcie to zagadnienie globalne i nie ma jednoznacznej odpowiedzi na pytanie ktory uzyc. W wiekszosci przypadkow ktory zostanie uzyty jest wypadkowa co...
licznik synchroniczny reset generator synchroniczny detektor synchroniczny
kondensator trzeszcz ipconfig system config service provider
Schemat zamrażarki Gorenje - jak zdobyć? Volvo 850 ECC – jak dobrać panel klimatyzacji do modelu, numery części, kompatybilność
