synteza układ kombinacyjny

[Początkujący] Proszę o pomoc w rozwiązaniu zadania.

To pierwsze zadanie z wykresem jest kompletne? Zapoznaj się z syntezą układów kombinacyjnych np. metodą siatek Karnaugh'a. Automat sekwencyjny możesz zrobić instrukcją CASE ... OF w ST lub na cewkach/ przerzutnikach RS w LD.

Gotowe projekty i sprawozdania, elektronika laboratorium

Ćw. nr 11 - Synteza układów kombinacyjnych - realizacja sprzętowa funkcji logicznych na bramkach NAND Ćw. nr 12 - Badanie przerzutników Ćw. nr 15 - Badanie analogowych i cyfrowych układów arytmetyczno - logicznych Ćw. nr 16 - Badanie przetworników CA i AC Ćw. nr 17 - Badanie liczników i rejestrów Ćw. nr 18 - Badanie Badanie transoptorów, translatorów...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Jak przekształcić wzór logiczny na bramki? Proszę o sprawdzenie poprawności

Witam, tabelki i funkcja logiczna wydają się być w porządku. Ponieważ zadanie jest "szkolne" zapewne chodzi o syntezę układu kombinacyjnego wyłącznie z bramek NAND lub NOR . Ponieważ skleiłeś w tabeli jedynki możesz syntezować układ wyłącznie z bramek NAND. Zaneguj dwukrotnie swoją funkcję logiczną, wówczas "wewnątrz" będziesz miał negację sumy , która...

Układ kombinacyjny. Jak zaprojektować? Naturalny kod binarny.

Panowie oświećcie mnie - czyli tu nie chodzi o klasyczną syntezę układu kombinacyjnego?

Jak naprawić wyświetlacz 7-segmentowy w Cedar Logic, który nie działa?

tylko co dalej Wiesz jak zrobić syntezę układu kombinacyjnego z NAND czy nie bardzo ?

Jak zaprojektować asynchroniczny układ sekwencyjny z przerzutnikiem SR?

Zad3 jest najłatwiejsze, bo dotyczy teorii syntezy 'układów kombinacyjnych'. Natomiast Zad1 i Zad2 to kaplica, bo dotyczą teorii syntezy 'układów sekwencyjnych'. Tego jest cały semestr wykładów, ćwiczeń i laboratoriów na dziennych studiach politechniki.

Metody syntezy układów sekwencyjnych - poszukuję materiałów i wskazówek

Mam dwa pytania: 1) Metody opisu i syntezy układów kombinacyjnych 2) jw. ale sekwencyjnych w 1) metody opisu: - tablica reprezentacyjna f-cji (tablica przejść) - opis słowny - opis za pomocą diagramów czasowych metody syntezy: Metoda minimalizacji Karnaugh'a W 2) metody opisu: - tablica reprezentacyjna f-cji (tablica przejść) - opis słowny - opis za...

Jak zaprojektować sterowany dzielnik częstotliwości z wejściami x1 i x2?

Ja "widzę" ten projekt z trzema, równoległymi (czyli niezależnymi) torami sygnałowymi: 1:1, 1:4 i 1:6 - można je otrzymać przez zastosowanie odpowiednich dzielników, czyli liczników. Następnie jest "bramkowanie", które opiszę w następnym akapicie. Sygnały binarne można sumować (bramka OR) lub blokować (bramką AND - przez podanie na jedno z wejść zera...

Problem: Budowa kombinacyjnych układów logicznych z NOR-3

Kolego, pokazane przez ciebie tabela do podłączenia to bramki NAND anie nie NOR. Aby wykonać to zadanie należy zrobić syntezę układu kombinacyjnego, który wychodzi ci z tabeli karno. I jeszcze jedno jak negujesz tabele dla zer to neguje sie pojedyncze wyrazy a nie cały. y = b c + a b + a c Dodano po 49 Znalazłem chwile czasu i zrobiłem Ci zadanie na...

Polecane książki o technice mikroprocesorowej od podstaw do zaawansowanych układów

Jednej takiej pozycji kompleksowej nie ma. Ujęty w ten sposób temat porusza kilka różnych "warstw" konstrukcji mikroprocesorów - jednym słowem zbyt szerokie ujęcie tematu. Co do realizacji warstwy elektroniki tj. konstrukcji samych bramek i przerzutników -> elektronika cyfrowa. Synteza i konstrukcja układów kombinacyjnych i sekwencyjnych -> teoria układów...

Dlaczego VHDL (EPM240T100) jest lepsze od rysowania schematów?

Użyłem tutaj dwa razy bloku process, który (jak mi się wydaje) działa podobnie jak przerwanie w procesorze i tutaj rodzą się pytania, dlaczego jak w procesie dam wyłącznie count_24_bit <= count_24_bit + 1 ; to nic się nie dzieje, a dopiero kiedy obuduje to jakimś if'em to działa? no i czy takie procesy są wykonywane równolegle, czy mają jakieś priorytety?...

Co oznacza wejścia aktywne w stanie wysokim w multiplekserze?

Witam, jednym z zadań na sprawozdaniu jest : "1. Układy komutacyjne są zrealizowane na podstawie elementów kombinacyjnych. Zapisz tabelę prawdy i dokonaj syntezy metodą Karnaugh'a układu multipleksera o 2-bitowej magistrali adresowej, bez wejścia strobującego, z wejściami aktywnymi w stanie wysokim oraz wyjściem aktywnym w stanie wysokim." Ponieważ...

Jak w VHDL stworzyć ROM/RAM dla tablicy sinusa zamiast układu kombinacyjnego?

Kolega you-zek podszedł do tematu ambitnie i chciał rozwiązać problem "elegancko". Niestety syntezery są "prymitywne" (tak naprawdę chylę czoła przed twórcami algorytmów nowoczesnej syntezy) i jeszcze długo takie pozostaną.

VHDL: Implementacja stosu z operacjami push i pop w Quartus II

(at) Mroowa1990 to nie najmniejszego sensu. Stworzyłeś zwykły zatrzask (bo pominąłeś wszystkie możliwości stanu LEDR przy wszystkich stanach op , jakbyś je wymienił miałbyś układ kombinacyjny). Przez syntezę to na przykład nie przejdzie, brakuje Tobie reszty możliwości, np na końcu case when others => null; w celu stworzenia zatrzasku. Twój opis...

Jak wprowadzić opóźnienie sygnału zegara w Spartan 50 FPGA?

Tak myślałem nad tym a spróbuj dać jedną bramkę AND i zobacz co się stanie. Na jedno wejście daj na stałe jedynkę a na drugą sygnał który chcesz opóźnić w wyjście podłącz gdzie chcesz. Może to pomoże. Tylko ciekawe jakie mają paramenty czasowe układy kombinacyjne . hmmhmm... Synteza w ISE jest na tyle cwana, że to uprości i wywali ANDa jako zbytecznego....

Narzędzia do upraszczania funkcji logicznych - alternatywy dla metody Karnaugh, optymalizacja, VHDL

Języki opisu sprzętu powstały po to żeby używać ifów i nie zastanawiać się jak minimalizować funkcje logiczne :wink: Narzędzia do syntezy zrobią to szybciej i lepiej niż człowiek. Przy czym żeby tworzyć wydajny kod trzeba być świadomym jakie struktury zostaną wysyntezowane i jak te struktury wpasowują się w architekturę układu logicznego. Liczba procesów...

Wybór programu do syntezy VHDL z obsługą przerzutników RS, alternatywy dla Synplify

xilinx dawał darmową wersje programu webpack, można było na nim syntezować tylko małe układy, a co do tych błędów w vhd-lu to może niekoniecznie trzeba z tego rezygnować, może da się to napisać tylko trzeba by inaczej do tego podejść, jeśli masz z tym jakieś problemy to napisz zobacze co da się zrobić.... jeśl coś można zaprojektowac jako układ kombinacyjny...

Reagowanie na oba zbocza sygnału `clk` za pomocą instrukcji if rising_edge / if falling_edge

Trochę jesteś czarodziejem bo w czysto cyfrowym flow użyłeś analogowego opóźnienia dla swojego zysku. Niestety magia ma też swoje ciemne strony. (No i oczywiście pomnożyłeś zegar x2 ale z kiepską kontrolą wypełnienia bo to zależy od analogowego opóźnienia) Na moje zrozumienie układ zostanie zsyntezowany do brameczki XOR i 2x FF (w CPLD/FPGA oczywiscie...

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

Twój opis jest NIESYNTEZOWALNY , zastanów się dokładniej nam takim czymś: always wykonują się współbieżnie względem siebie, i do tego mają dostęp (zapis), do tego samego reg ! Unikaj takich rzeczy na przyszłość... Zamień to na jeden blok, nawet jak w symulacji Ci pójdzie, na pewno nie przejdzie syntezy. Dobra, widać po poniższej linijce, że nie masz...

Taktowanie i generowanie sygnału zegarowego w układach XC95xx(x) CPLD

/.../Czy do zadziałania potrzebny jest tylko XC95xx(x), czy musi być jeszcze zewnętrzny generator/.../ - nie slyszalem o ukladach cpld potrafiacych generowac zegar; - wiekszosc ukladow xilinxa ma pll, tym samym ma mozliwosc mnozenia/dzielenia czestotliwosci, to czy twoj xc95 ma latwo sprawdzisz na stronie xilinxa; - do programowania przez jtag zegar...

[ISE13_1 VHDL] Błąd syntezy w ISE13_1 VHDL przy projekcie I2C - problem z zegarem?

Był już taki temat poruszany sprawie zegara. Epidemia jakaś... Między clk'event and clk = '1' ,a rising_edge(clk) jest różnica, która objawia się w symulacji. Pierwszy reaguje na dowolną tranzycję z stanu m.i. 'Z' 'L' 'H' na '1', natomiast druga funkcja tylko z '0' na '1'. Dlatego według mnie bardziej zwięźle stosować tą drugą, już sama nazwa rising_edge...

Jak przekazywać sygnały między procesami w VHDL dla zegara jajek?

no i nie ma prawa działać są dwa rodzaje procesów które odpowiadają budowie rzeczywistych układów i jako takie są kompilowane pierwszy rodzaj to procesy tzw. synchroniczne w którch zmiany sygnałów następują na zoboczu zegara - to u ciebie ma być ten drugi proces bo masz clk'event tyle że nie dałes tego clk na liste czułości, wszystkie takie procesy...

Jak zwiększyć częstotliwość zegara do 100MHz na CPLD XC9572XL?

Witam! Dzieje się tak, ponieważ nikt nie wie z jakim zegarem pracuje Twój układ, oraz jakie opóźnienia (dokładnie) występują w tym układzie. Wszystko to przecież zależy od rozmieszczenia bramek w FGPA/CPLD i nie ma nic wspólnego z językiem opisu sprzętu. Z tych powodów konstrukcje "after" są używane tylko do symulacji a nie do syntezy. Jednym ze sposobów...

Pomoc przy zaprojektowaniu układu cyfrowego oddam 100 pkt!!!

Witam mam na pracownie elektroniczna zrobic zadanie zwiazane z synteza ukłądów kombinacyjnych nauczyciel dał nam do zaprojektowania uklad ktory ma sterowac pompami i zaworami. Cwiczenie musi zawierac: 1)slowny opis warunków dzialania ukłądu (to mam) 2)Okreslenie liczby i rodzaju wielkosci wejsciowych 3)Zapis warunkow pracy ukladu w postaci tablicy zaleznosci...

[Verilog] - Prośba o wyjasnienie dwóch komunikatów

Co daje kompilatorowi informacja, że dany sygnał jest zegarem ? Wynika to przecież z opisu w Verilogu. Czy chodzi o przypadek kiedy takich potencjalnych sygnałów zegarowych będzie więcej ? Z jakiego powodu podaje się wartość period dla zegara ? By narzędzia mogły sprawdzić generowaną konfigurację – przecież ostatecznie układ będzie miał za zadanie...

[FPGA] ISE WebPack i Embeded zasady licencji, częstotliwość

Sytuacje mam taką: chce odpalic projekt na XC6SLX150 - czego potrzebuję? Jaki projekt? Wybierz narzędzia, które Ci odpowiadają do realizacji konkretnego zadania: ISE WebPACK - darmowe narzędzia do implementacji logiki, rozmieszczanie i analiza(PlanAhead), symulacja (Isim) i gotowe Xilinx'a IP Core'y (CoreGenerator, część z nich darmowa). Reszta narzędzi...

Jak tworzyć tablice Karnaugha i eliminować hazard w układach kombinacyjnych?

Witam wszystkich elektrodowiczow. Potrzebuje pilnie pomocy na temat syntezy układów kombinacyjnych.Jutro sprawdzian,a mnie nie bylo na lekcji i kompletnie tego nie rozumiem.Ze wzoru potrafie ulozyc nieuproszczony schemat i zrobic do niego tablice prawdy.Nie wiem jak ulozyc tablice Karnaugha,jak wypelnic kolumny i wiersze kodem Graya,jak wypelnic cala...

Jeden układ ale na dwóch schematach. ISE WebPack.

mam kilka uwag po przeczytaniu Twoich wnioskow; w tym co teraz robisz nie pomoze Ci to za wiele, ale moze w przyszlosci sie przyda; kolejnosc uwag raczej przypadkowa; Albo ISE jest głupie i nie umie efektywnie zaimplementować układu z pojedynczych bramek, albo po prostu robi to nieefektywnie bo nie wie co ma powstać. A mając konkretny opis czy schemat,...

[VHDL] Jak zamienić współrzędne wektora ruchu piłeczki w Arkanoidzie?

To nie jest kolejny "język programowania" , tylko opis sprzętu HDL ( H ardware D escription L anguage). Synteza to musi jakoś przełożyć na sprzęt. Takie rzucanie '*' na lewo i prawo bez sprzętowego wsparcia ze strony specjalnego bloku mnożącego zaimplementowane w FPGA, odbija się ogromną logiką == nieprzyjemności. W szczególności jak nie ograniczasz...

Jak zasymulować układ na Virtex II przy 100 MHz w ISE?

Czyli jedynym prawidlowym sposobem na sprawdzenie dlaczego moje wlasne IP/.../ w modelsim symulujesz rtl, czy netliste p&r rozumiem ze powinienem debbagowac sam modul bez calej otoczki/.../ nie, nie ma powodow tak robic, choc uproszczenie kodu oczywiscie uprosci debugowanie; nie wiem co to 'VIO' witam wszystkich po wakacjach :); J.A

Jak zmierzyć czas trwania zera w VHDL i sterować LED?

pojawiają się jakieś hazardy na wyjściu, popatrz na wykres (żółty to wejście , zielony wyjście LED, zegara nie widać bo mam tylko 2 kanały), Jakie hazardy znowu? Wartosc_aktualna jest synchronizowany zegarem. Układ kombinacyjny Twojego komparatora, nie ma prawa wprowadzać takiego opóźnienia, bo jest zbyt mały (w dodatku synteza sama się troszczy żeby...

Dlaczego stosuje się dwukrotną przemianę częstotliwości w nadajniku?

Sprawa jest prosta, popatrz na schemat blokowy a jak dokończysz czytanie tego co napiszę zrozumiesz o co chodzi. W nawiasach podałem odnośniki do punktów na schemacie blokowym. Załóżmy że chcesz mieć krok syntezy (raster) 10 kHz. Z generatora kwarcowego, zwykle wysoko stabilnego, wychodzi częstotliwość wzorcowa 10 kHz (1). Następnie trafia do generatora...

Jak narysować graf układu iteracyjnego do mnożenia 16-bitowej liczby binarnej razy 3?

Już mówiąc chociażby tylko "przesunąć argumenty o 1 bit", robisz układ nie iteracyjny w sensie układów logicznych kombinacyjnych , a o czysto kombinacyjny dam głowę tu chodzi. Bloki to komórki iteracyjnego układu logicznego kombinacyjnego , połączone ze sobą w jednakowy sposób . Czyli ma tu nie być nic innego oprócz właśnie bloków . Jeśli cokolwiek...

Pytanie o język VHDL. Czy ktoś używa tego języka? Co można z nim zrobić?

witam oczywiście że język vhdl jest wykorzystywany do projetkowania układów fpga i asic -- budowane są na nim proste układy kombinacyjne i złożone procesory dsp nawet w Polsce są firmy zajmujące się projektowaniem w vhdlu osobiście znam trzy (w jednej pracowałem) jeśli chcesz się nauczyć to zapisz się do www.opencores.com wybierz sobie jakiś ukłądzik...

Sterowanie serwomechanizmem PWM w VHDL - pierwszy program testowy

Mam za zadanie napisania programu który będzie sterował serwomechanizmem metodą PWM. Odpowiedniemu położeniu serwomechanizmu odpowiada sygnał o konkretnym wypełnieniu. Oto mój pierwszy program "testowy" za pomocą którego chcę po prostu ruszyć tym silniczkiem. Prescaler + Timer + rejestr compare TOP + rejestr compare Toggle + bufor na niego. Z takich...

VHDL/uBlaze - Prosty sumator asynchroniczny, detekcja sygnałów

VHDL to nie C++ - proponuje podejść do problemu bardziej elektronicznie, tak jak przy projektowaniu układów cyfrowych. Zaprezentowałeś kod który w ogole nie używa zegara(!!) - takie coś aż prosi się o błędy. Układy kombinacyjne są ok, ale bez zegara będzie ci to latać jak pepek z gumy, co wejdzie to wyjdzie, każda szpilka itd. Nie będziesz w stanie...

pytanie laika :D różnica między CPLD i FPGA

Witam FPGA (ang. Field Programmable Gate Array) to rodzaj programowalnego układu logicznego. Dla projektanta ma funkcjonalność taką samą jak układ typu ASIC, jednak może być wielokrotnie przeprogramowany po tym jak został już wytworzony, zakupiony i zamontowany w urządzeniu docelowym. Największymi dostawcami tego typu układów są firmy Altera i Xilinx...

Jak wymusić syntezę rozproszonego RAM zamiast FF w ISE (Verilog/VHDL)?

Udało się rozwiązać mój problem. Ale najpierw skomentuję odpowiedz TW. ct_dev_num jest rejestrem czy wyjsciem jakiegos bloku kombinacyjnego? Jesli to rejestr, to powinno dzialac. ISE nie zsytntezuje pamieci distributed/block RAM jesli adres lub dane nie sa wyjsciem rejestru. Pzdr TW W moim przypadku ct_dev_num był wyjściem rejestru, a mimo to, jak już...

VHDL- komenda wait i przypisywanie wartości sygnałom.

a ja wiem co chce zrobić , tylko nie do końca wiem jak no właśnie o to mi chodziło, po prostu z tego co już 'opublikowałeś' nie jestem pewien czy wiesz co tak na prawdę powstanie w sprzęcie z tego co napisałeś. dystans <= ((v_dzwieku / f_zegara)*(zliczone_takty)&#... - korekcja; Pisząc coś takiego początkowi użytkownicy nie zdają...

Program do konwersji kodu VHDL na graf przejść - poszukiwania narzędzia

sesil Haha, też bym nie umiał ;) Graf przejść opisuje sekwencyjne zachowanie układu w zależności od stanu wejść (wejścia niekoniecznie muszą być, ale zazwyczaj są). Graf jest układem z pamięcią i żeby miał sens, musi się składać z co najmniej dwóch przerzutników. Tymczasem bramka to element kombinacyjny bez pamięci - zawsze zachowuje się tak samo. C2G...

Nowe opracowania teoretyczne i laboratoria

Kompletna lista: http://www.elektroda.pl/nauka/laboratori... poz. 249-310 Na czym polega automatyczna regulacja wzmocnienia ARW, w jakim celu i gdzie się stosuje układy ARW w technice audiowizualnej Podstawy techniki TV - wykłady Sieci lokalne - teoria Magnetrony - referat Zasada działania diody półprzewodnikowej Zasada działania tranzystora...

FPGA/CPLD Rozbieżność między symulacją a pracującym układem

A mnie się zdawało że wewnątrz procesu wszystko wykonuje się sekwencyjnie, a nie w jakiś kolejkach w ten sposob symulator nasladuje dzialanie rzeczywistej logiki, a konkretnie przerzutnika jesli sygnaly x i y maja poczatkowo wartosc '0' to kod jak ponizej w hardware wykona sie: a to nie jest tak że tylko działania na zmiennych działają sekwencyjnie,...

Tabela prawdy dla multipleksera o 2-bitowej magistrali adresowej

Treść zadania : Układy komutacyjne są zrealizowane na podstawie elementów kombinacyjnych. Zapisz tabelę prawdy i dokonaj syntezy metodą Karnaugh'a układu multipleksera o 2-bitowej magistrali adresowej, bez wejścia strobującego, z wejściami aktywnymi w stanie wysokim oraz wyjściem aktywnym w stanie wysokim. Moim pytaniem jest jak w takim multiplekserze...

Konkurs - do czego wykorzystasz FPGA? WYNIKISponsorowany

https://obrazki.elektroda.pl/4153656100_... Zapraszamy do udziału w konkursie, w którym możesz nauczyć się coś nowego o układach FPGA. Programowalne układy FPGA można skonfigurować tak, aby realizowały proste lub bardziej złożone układy kombinacyjne i sekwencyjne, wewnątrz FPGA można także zaimplementować gotowe lub własne projekty...

Jak połączyć multiplekser z układem kombinacyjnym w syntezie Karnaugha?

Mam podaną zależność między wejściami a wyjściami. 1011000 0 1101101 1 1110001 0 0100010 0 1100100 1 0101111 1 1110010 1 Jak za pomocą multiplekserów i metody Karnaugha dokonać tutaj syntezy???, bo dotychczas dokonywałem syntezy w ten sposób, że brało się całą macierz wejść i wynik np. wychodził: y=!x1x2+x1x5!x6+... a tutaj biorę multiplekser gdzie...