timing constraint

[Verilog] - Prośba o wyjasnienie dwóch komunikatów

Przy okazji mam pytanie o możliwą przyczynę drugiego ostrzeżenia: "Found inferred clock c300|SYS_CLK which controls 6 sequential elements including sb Przyczyna jest zapewne dokładnie taka jak stoi w komunikacie ;), a więc sygnał SYS_CLK jest wykorzystywany jako zegar dla jakichś układów sekwencyjnych, a nie określiłeś go jako zegar i nie ma dla niego...

Battle Tank - gra 3d na AVR

Specjalizowane układy ATARI. Te specjalizowane układy to 2 układy graficzne pozwalające rysować rastrową grafikę (ANTIC + GTIA) oraz POKEY. Efekty dźwiękowe - jeśli realizowane na syntezie zajmowały tyle czasu co ich modyfikowanie (np. zmiana obwiedni w czasie). cytat ze strony projektu: "The original battlezone designers circumvented this timing constraint...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Jak wyłączyć optymizację w Lattice Diamond, by zobaczyć efekty syntezy?

A sprawdzałeś to na niższej częstotliwości zegara? Raport wskazuje, ze na 200 MHz nie będzie działać. [syntax=vhdl]Timing Report Summary -------------- ----------------------------------------... Constraint | Constraint| Actual|Levels ----------------------------------------...

Informacje generowane podczas syntezy w kontekście funkcji

Witam Używam ISE 9.2i. Poniżej zamieszczam przykładowy kod: function a(x:integer)return integer is begin (many computations) end a; .... .... entity MyEntity is port( clk:in std_logic; input_data:in integer; output_data:out integer ); end MyEntity; architecture Behavioral of MyEntity is process(clk) variable...

[CPLD] Jak zwiększyć czas propagacji w CPLD XC95144XL dla sygnałów AS, R/W, UDS, LDS?

To w takim razie jak zrealizowane są linie opóźniające, że symulator ich nie uwzględnia (czy może to są tylko warunki jakie ma uwzględnić timing aanalyzer podczas analizy?). Służy do raportowania, jeśli włożyłeś jakąś logikę (mówimy tu ciągle o elementach służących jako delay), to np. OFFSET - OUT -AFTER poinformuje cię czy dane na pewno wyjdą z pada...

Dlaczego układ w ISE nie działa mimo poprawnej analizy czasowej?

Błędem jest to ze nie działa tak jak powinien :), tzn. uznałem ze opisywanie to co nie działa jest nieistotne, po prostu układ przetwarza ale nie tak jak powinien, pojawiają się błędne dane, których nie powinno być, inaczej mówiąc zmienia się funkcjonalność. Co do testowania z osobna modułów programu, to jakoś tak sceptycznie podchodzę. Nie robiłem...

[Xilinx ISE, Spartan 6, VHDL] - Mnożenie liczb 36x36Bit na DSP48A.

Czołem, Próbuje przemnożyć dwie liczby 36x36Bit, korzystając z DSP48A(bloczek jest 18x18, więc na jedno mnożenie przypadają dwa połączone równolegle). W dokumentacji tych bloczków pisze, że mogą pracować z nawet 250Mhz( na Virtex6 nawet z 500Mhz). Po wykonaniu syntezy układu otrzymałem taką wiadomość : ========================================...

Jak podłączyć zegar do Spartan 3 XC3S400-4TQ144C dla 50MHz?

Witajcie, Projektuję własną płytkę ze Spartanem 3 do systemów Embedded. Mam problem z zegarem. W płytce wykorzystuję XC3S400-4TQ144C i do niego podłączam zegar na GCLK5 (PIN125). Jeśli buduję jakiś prosty projekt VHDL, syntezator wylicza mi timingi i mój maksymalny zgear wynosi ponad 80MHz. Jeśli natomiast buduję jakiś prosty projekt Embedded (kość...

[FPGA] Co to jest slack w timing analysis FPGA Xilinx i jak go interpretować?

Po dłuższej nieobecności wracam do tematu. Poczytałem trochę w temacie, ten link widziałem wcześniej. Pierwsze co robię to zawsze sprawdzenie strony Xilinxa. Męczę się w swoim projekcie ze slackiem. W wielu miejscach dołożyłem przerzutniki i zwiększyłem przez to pipelining o 3 cykle. Pomogło mi to zmniejszenie błędów timingu z 1200 do 300. Jest jedno...

SRAM, FPGA Virtex2 Pro – przekłamania 2-3 bitów przy odczycie/zapisie 36-bitowych słów

"] Róźnice w opóźnieniach sygnału wewnątrz FPGA to pojedyncze nanosekundy racja; sprawdz za pomoca floorplan max_delay from pin_d i max_delay from FF_data_to_sram ew. recznie przypisac polozenie zrodel i odbiornikow danych tak, by ich 'odleglosci' od pinow byly mniej wiecej takie same; niezlym testem na problemy z timingiem odczytu/zapisu byloby wypelnienie...

[FPGA][VHDL] opóźnienie sygnału wyściowego o 10-15ns

Ciekawe czy temat jest jeszcze aktywny. Widzę następujące możliwości, żadnej nie przetestowałem bo dopiero się uczę GOWINA: 1. Ustawienie timingu IO Portów: Tools-> Timing Constraints Editor -> I/O Delay 2. Użycie IP DLLDLY: Tools->IP Core Generator i w drzewku Hard Module->CLOCK->DLLDLY No i oczywiście jeżeli ktoś ma rozwiązanie jak wstawić LUTa w...

Jak zasymulować układ na Virtex II przy 100 MHz w ISE?

w przypadku tej drugiej zmiany musisz popatrzec, z czym i jak to jest polaczone, zeby nie doprowadzic do 'skrzyzowania' linii; module user_logic ( // -- ADD USER PORTS BELOW THIS LINE --------------- // --USER ports added here // -- ADD USER PORTS ABOVE THIS LINE --------------- // -- DO NOT EDIT BELOW THIS LINE ------------------ // -- Bus protocol...

Poprawny wewnętrzny Reset bez użycia pinu IO [VHDL].

Dobrym nawykiem jest takie pisanie kodu HDL, aby był przenaszalny pomiędzy różnymi układami. Wiadomo, ale w tym przypadku to niemożliwe bo wymagania różnych producentów są sprzeczne. Jedni mówią że inicjalizacja przy deklaracji jest ok) a nawet pożądana), a inni (choć nie wiem jacy) że nie jest (tak pisze w tym tutorialu jaki podałem). Dlatego jednak...

Czy XUP USB-JTAG Progr. Cable jest potrzebny do FPGA Spartan 3?

Teraz o Altium Designer, jest płatny, w dodatku TO jest TYLKO INNA nakładka graficzna do narzędzi Xilinx, Altera czy Lattice. Przecież korzystając z ISE czy Quartusa mój projekt na FPGA jest zwykłym scalakiem z niczym nie związanym. Mnie to mnie nie przekonuje, tak samo jest z mikrokontrolerami, mikroprocesorami, pSoC czy procesorami sygnałowymi. Altium...

FPGA na początek, kilka pytań od "zielonego"

Do tego mam jeszcze pytanie dotyczące model sima, czy ten symulator uwzględnia wszystkie te opóźnienia? Mam na myśli np. czas propagacji, czas stabilizacji pamięci RAM (dla bloków M4K które układ EP2C5T114 posiada). Czy jeśli wszystko będzie działać w symulacji to oznacza to że powinno również działać w realu jeśli chodzi o sprawy timingu tego wszystkiego?...

AVR - jak radzić sobie z fusebitami i ograniczeniami 8-bit?

Overdrive speed is not implemented, and probably never will be, because the timing constraints are too tight. Tak, macie rację ;)

Vivado - Jak ocenić możliwość symulacji FPGA w projekcie przetwarzania sygnałów?

Jest sprzęt zawierający FPGA, który ma przetwarzać jakieś sygnały, i trzeba sprawdzić, co źle działa w programie dla FPGA. Są możliwe dwa podejścia: albo symulacja FPGA w Vivado, albo podawać sprzętowo sygnały i sprawdzać odpowiedzi. Drugie wymaga odpowiedniego sprzętu, którego na razie nie mam (może w przyszłości będzie, ale może nieprędko). Co do...

EPM240 - pierwszy projekt licznika 8-bitowego w Quartus

Witam, Rozpoczynam właśnie swoją przygodę z układami FPGA/CPLD. Postanowiłem zacząć od najprostszych rzeczy, aby poznać środowisko Quartus i ogólną ideę tworzenia projektów. Bramkami już się trochę pobawiłem, więc postanowiłem zbudować prosty licznik 8-bitowy za pomocą dwóch układów 74163. http://obrazki.elektroda.pl/6629075000_1...

Xilinx XC9536XL - Ostrzeżenia po implementacji (synteza XST, raport czasowy)

Przyznam, że ta informacja była bardzo cenną wskazówką. Pod podanym linkiem znalazłem rozkaz: NET "clk" PERIOD = 3.82 ns; który u mnie wyglądał tak: NET "clock" PERIOD = 20 ns; Niestety po wpisaniu go w sekcję #PACE: Start of PACE Area Constraints , która znajduje się w User constraints>edit constraints (Text) dalej to samo. Pomyślałem, że może mój...

VHDL - optymalizacja. Jak to można zoptymalizować?

Czesc, O jaka optymalizacje Ci chodzi? Uklad ma byc mniejszy? Jesli tak to polecam sie pobawic roznymi opcjami syntezy/mapera/placera/routera i cos tam bedzie mozna wydusic. Zwlaszcza jak piszesz "rozwlekle" w hdl'ach to synteza moze Ci pomoc dosc powaznie redukujac Twoja logike. Jesli chodzi o szybkosc dzialania ukladu to wyzej wymienione programy...

[vhdl] [spartan 3] - częstotliwość PWM na spartan 3e.

Witam, po zaprojektowaniu generatora PWM, wgraniu go na płytkę, przy wypełnieniu 122/255 otrzymałem na oscyloskopie przebieg o częstotliwości 195.3kHZ i okresie 5.120us, skąd takie wartości na wyjściu? Układ pracuje z standardową prędkością zegara, tj. 50mhz. Informacje o czasie/częstotliwości po syntezie: Timing Summary: --------------- Speed Grade:...

Jak zmusić Quartusa do użycia clock enable w przerzutniku D?

Czesc, Z wysylaniem zegara z FPGA to nie taka prosta sprawa i jak juz J.A zauwazyl, najlepiej jest jak zegar jest na PCB i idzie zarowno do FPGA (dedykowane wejscie) jak i do odbiornika. Wtedy zarowno FPGA jak i odbiornik sa perfekcynjie synchroniczne. (o ile zegar jest routowany jako zegar na PCB czyli dociera do wszystkich ukladow w tym samym czasie)....

FPGA/spartan3s200 - Przyśpieszenie pracy FPGA - kontroler SDRAM

Nie jest dla mnie jasna jedna rzecz - czy chodzi tu o zwiększenie częstotliwości zewnętrznego źródła sygnału zegarowego (rezonatora)? Jeśli o to chodzi, to byłoby dla mnie zaskakujące, jeśli przy relatywnie sporej zmianie ze 100 MHz do 200 MHz zaprogramowany układ działałby nadal poprawnie. Generalnie jest tak jak napisał kolega piotrva. Jeśli jest...

[FPGA, VHDL] Dwie domeny zegarowe, błędy "Setup Time"

Witam, Nie wiem czy uda mi się w krótkim opisie wyjaśnić problem na jaki natrafiłem przy programowaniu układu FPGA (firmy GOWIN). Założenia: - z zewnątrz przychodzą dwa sygnały X_clk i X_data, częstotliwość zegara X_clk = 1MHz, X_data jest stabilne przy narastającym zboczu X_clk - wewnętrzny zegar główny = 108Mhz - zadaniem układu jest przechwycenie...

Gigabyte GA-K8NE - komputer zatrzymuje sie na ekranie startowym

Dyski twarde mają być na pierwszym kanale, tak więc nie dziw się, że nie wykrywa jak dasz pod drugi. Drugi kanał jest zarewzerwowany wyłącznie dla napędów. Jak już, to co najwyżej można napęd podłączyć pod pierwszy kanał i wtedy jak master podłączasz dysk, a jako slave napęd. Skąd te rewelacje, gdzie tak jest napisane? Twoje drugie zdanie kłóci się...

Ballistix sport - Restarty i BSOD po włożeniu pamięci

W komplecie czy na jednej z kości, próbowałeś montować w różnych gniazdach czy tylko w jednej parze? Możesz załączyć zdjęcie wyniku testu? BIOS jest aktualny i po instalacji kości pamięci został wykonany "clear CMOS"? Celem eksperymentu mógłbyś jeszcze uruchomić komputer z odpiętymi kartami rozszerzeń i innymi peryferiami (w tym dyski, napędy optyczne,...

VHDL: Jak usunąć błąd SHARED variables are not supported for synthesis?

Pomyslalem jedynie nad czyms takim, aby zamiast liniii: wynik <= licznik + 1; napisac: licznik <= licznik + 1; wynik <= licznik; i dalej nic nie zmieniac Ale jeszcze wiecej warningow sie porobilo: Analyzing Entity <miernik> (Architecture <behavioral>). WARNING:Xst:819 - D:/cwiczenia_z_vhdla/vhdl/licznik.vhd line 59: The following...

[ATmega8][C] hd44780.h_wait_ready() błąd kompilacji

Witam. Mam pewien problem z kompilacją prostego programu wyświetlającego na LCD napisu "Witam". Kod jest zaczerpnięty z książek "AVR & ARM7" P.Borkowski i trochę wiadomości z "Język C dla mikrokontrolerów AVR" T.Francuz. Podczas kompilacji wyświetlany jest komunikat: expected ")" before 'islong' w pliku hd44780.h w funkcji hd44780_wait_ready(bool...

ATmega8 - Błąd inicjacji HD44780 w Eclipse, brak pliku defines.h

Witam, próbuję zainicjować ten LCD lecz bez większych skutków. Po wrzuceniu bibliotek Joerg'a Wunchs'a wyrzuca mi błędy jakby nie było pliku "defines.h" co do obwodu to mam wszystko okej, bo na innej bibliotece mogę normalnie wszytko wyświetlać. Program piszę w Eclipse. Jestem świeży w tych sprawach, więc proszę o pomoc ;) Tutaj zrzut z eclipse'a: http://obrazki.elektroda.pl/3927939400_1...

STM32F429 + ILI9341: Problem z czyszczeniem ekranu przez SPI

Witam, od jakiegoś czasu testuję zestaw uruchomieniowy STM32F429 discovery. Bazuje na modyfikacji przykładu Freddiego Chopina. Od jakiegoś czasu próbuje coś wyświetlić bez korzystania z bibliotek od ST (to mam już za sobą). Na początku dodam, że wyświetlacz startuje, wyświetla kolorowe tło (LTDC->BCCR). Następnie ustawiam żądany rozmiar okna korzystając...

LosslessCut 3.59.1 - brak podglądu dźwięku i rozmazany obraz w niektórych formatach

Gdy w programie W LosslessCut 3.59.1 chcę wyciąc fragmenty filmów bez ponownego enkodowania to dla niektórych formatów filmów Informacja o pliku { filename: 'C:\\FFOutput\\ghjghj.mp4', nb_streams: 2, nb_programs: 0, format_name: 'mov,mp4,m4a,3gp,3g2,mj2', format_long_name: 'QuickTime / MOV', start_time: '0.000000', duration: '3053.222969', size: '2010682629',...

[Spartan6/Xilinx/Zegar] Jak profesjonalnie skonfigurować DCM z różnicowym zegarem w Spartan6?

Czołem, W moim projekcie wykorzystuje zegar różnicowy z ADC do generowania zegarów wewnątrz FPGA. Stworzyłem sobie DCM'a z wejściami różnicowymi i podłączyłem do niego dwie linie z ADC w sposób pokazany na załączonym rysunku. http://obrazki.elektroda.pl/4534679600_1... Podczas implementacji, w procesie Map otrzymuje błąd Place:1108 -...

Samsung QE65Q60RATXXH rwanie obrazu przy odtwarzaniu 4K

ok, chwilę to potrwa zanim się ściągnie. Dodano po 7 OK pierwszy nie działa: General Unique ID : 212614941014219637935937236035310686892 (0x9FF425ED4FD40C1AB111569F58BF92AC) Complete name : C:\= DL =\= TORRENT =\Matrix Trylogia 4K UltraHD Blu-ray Lektor\The.Matrix.1999.MULTi.2160p.BluRa... Format : Matroska Format version...

Jak ustawić timing constraints dla SRAM na Spartan-3 w ISE WebPack?

Witam Robię właśnie obsługę SRAMu na Spartan-3 i mam pewne problemy z timingami. Wygląda to tak, że gdy próbuje naprzemiennie odczytywać i zapisywać do pamięci to bywa tak, że dane zostają zapisane pod zły adres. W symulacji post-route widać, że ustalanie danych i adresu trwa jeszcze po opadnięciu sygnału nWE i pewnie stąd te problemy. Czy poprzez timing...