vhdl automat

Graf automatu Active-HDL. Projekt automatu w VHDL-u.

Czesc, Mozesz kazde wyjscie traktowac osobno. Wiec skup sie na jednym problemie i go rozwiaz. Czyli co? Masz wystawic stan aktywny przez 3ms jesli 3 impulsy po sobie byly krotsze? tzn kazdy byl krotszy niz 3ms? No to masz zegar, i wiesz ile jego okres jest i masz liczniki ktore mierza czas i kazdy jest uruchamiany dla swojego impulsu. Jak sie okaze,...

VHDL automat do kawy – obsługa wrzutu wielu monet tego samego nominału

w VHDL nie pisałem , ale problem jest innego typu. Warunek nie powinien opierać się o monety jakie zostały wrzucone. A o wartość tych monet, czyli sumę z odpowiednimi wagami. Wrzucenie monety powinno generować 2 kolejne stany. 1. Oczekiwanie na monetę (przejscie do kolejnego stanu generowane czujnikiem obecnosci monety - dowolnej) 2. Wyliczenie wartości...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

[VHDL] Automat FSM - błąd w wykrywaniu sekwencji czterech 1 lub 0

Jeszcze pytanko bo wyskakuje mi blad w 3 procsesie przy WHEN ST => A Error (10476): VHDL error at automat.vhd(108): type of identifier "A" does not agree with its usage as void type co moge zrobic?

Jak poprawnie użyć rzutowania typów w VHDL dla automatu stanów?

Tu zadaj to pytanie: http://www.elektroda.pl/rtvforum/forum96...

Implementacja automatu VHDL do obsługi DAC w procedurze - czy to możliwe?

Czy mozliwe jest umieszczenie automatu obslugującego zapis do zewnetrznego przetwornika DAC w procedurze? Do procedury (funkcji) podaje argumenty w postaci ustawianego slowa (np. po resecie), a automat wewnatrz jej ustawia odp. napiecie na wyjsciu DAC'a. Funkcja ma byc pozniej wywolywana rowniez w automacie, ktory realizuje odbior danych z FIFO i "pcha"...

VHDL: Jak usunąć latch'e przy sygnałach TEMPERATURA i POZIOM w automacie?

poziom <= poziom; obroty <= obroty; temperatura <= temperatura; w ten sposób jawnie deklarujesz że chcesz latche twój problem jest jednak zupełnie inny, otóż próbujesz przy pomocy procesu kombinacyjnego uzyskać rejestry, a to nijak ci się nie uda. maszyna stanu służy do sterowania a nie zapamiętywania, wobec takiej koncepcji użyj jej jedynie...

VHDL Quartus II - Jak stworzyć automat do sprzedaży napojów?

Napisz algorytm pracy, co się dzieje w poszczególnych chwilach życia układu, a potem podziel to na bloki realizujace funkcje i automat sterujący całością.

VHDL: Jak zaprojektować detektor sekwencji '010' z automatem Moore'a?

Witam. Potrzebuje pomocy. Mam problem z VHDLem dla mnie to Very High difficult Language więc szukam pomocy. A nóź ktoś będzie w stanie pomóc. Otóż chciałbym wykonać pewne zadanie: "Wykorzystując automat moore'a, zaprojektuj i wykonaj detektor sekwencji '010'. Detektor zrealizuj na przerzutnikach D i JK. Wejście zegara dać na CLK 2. Może ktoś będzie...

Jak zasymulować FSM w VHDL przy użyciu ISE 9.2i?

Pierwsze co mi się rzuca w oczy - masz niepodłączony reset, stan początkowy automatu jest nieustalony. Druga rzecz to konstrukcja typu else i wszystko do end if jest zbędne. Trzecia rzecz: input .

[VHDL] VHDL: Jak efektywnie zakodować 77250 stanów automatu w Quartusie 9.1?

Chyba zastosowałeś algorytm zoptymalizowany pod software, a nie hardware. Jeśli wyszukujesz w strumieniu x wzorców, to sugeruję implementację jako x równoległych automatów (być może zaimplementowanych jako ROM). Pozdrawiam, Dr.Vee

Jak zaprojektować automat sygnalizujący w VHDL z warunkami na wyjścia X, Y, Z, W?

jak ktoś by był chętny zarobić, to też mam taki projekt do zrobienia (podobny) oczywiście nie za FREE..... pozdrówka

Jak zacząć projekt sterownika windy w VHDL dla początkującego?

Witam mam za zadanie napisać w VHDL program oparty na automacie pt sterownik windy. Jestem kompletnie początkujący w tym języku a projekt to swoista nowość. Nie chodzi mi o rozwiązanie tego problemu a podrzucenie kilku luźnych sugestii jak można się do tego zabrać. Przyznam że narazie nie mam żadnego pomysłu jak mam to zrealizowć. Za wszelką pomoc...

Opinie o układach Actel APA075 w projektach FPGA/VHDL - czy warto?

Przypisania blocking i non-blocking wystepuja w Verilogu, ale nie wystepuja w jawnej postaci w VHDL. sekwencje zapewnia sie albo przez uzycie instrukcji "after" lub przez stosowanie FSM ( automatu skonczonego) w uzasadnionych przypadkach. Przypisania wewnatrz procesow maja charakter blocking w tym sensie, ze tylko ostatnie przypisanie do sygnalu ujawniane...

[VHDL] Jak napisać transkoder NRZ do RLL (1,7) i (2,7) w VHDL?

Czy ja dobrze kombinuję, czy ja powinienem użyć automat stanów (Mealy'ego)? Dobrze kombinuję?

VHDL, FPGA – wielokrotne użycie jednej instancji komponentu gf2m z różnymi sygnałami

Oczywiście zapisując w taki sposób, nakazujesz sprzętowe zwielokrotnienie komponentu. Użycie pojedynczego komponentu wiele razy, wymaga użycia układu sekwencyjnego typu automat FSM. Wówczas powinno to wyglądać mniej więcej tak: device: gf2m port map(a => input0_reg, b => input1_reg, c => output_next); --sygnaly te powinny byc rejestrami...

Wszystko o układach programowalnych... podstawowe informacje

Quartus też program :> W przypadku moich (raczej prostych) programów sprawuje się bardzo dobrze - rysowanie bramek, vhdl, verilog, graficzne przedstawienie automatów oraz symulator i programator. Jedyne co mogę mu zarzucić to brak możliwości symulacji (wewnętrzny symulator Quartusa) niektórych (większości?) sygnałów. A może tylko ja coś robię nie tak......

VHDL: Jak przechowywać i przetwarzać 16 próbek sinusoidy w automacie?

Witam! Mam jeszcze jedno pytanie odnośnie VHDL mianowicie w automacie przechowuje wartości 16 próbek potrzebne do realizacji sinusoidy coś takiego mam case tmp is when s0 => tmp :=s1; when s1 => if(goradol <='1')then tmp :=s2; else tmp :=s0; end if; when s2=> if(goradol <='1')then tmp :=s3; else tmp :=s1;...

Program do minimalizacji/rysowania automatów stanów

Szukam programów przy pomocy których można zminimalizować lub chociaż narysować sobie automat stanów. Na razie znalazłem 3: 1) Espresso - program konsolowy, potrafi zminimalizowac automat zapisany w odpowiednim formacie tekstowym 2) SIS - także program konsolowy o podobnych możliwościach; nie mam pojęcia skąd go można pobrać :( 3) Active HDL -w tym...

jednoczesny odczyt i zapis do/z kolejki fifo w vhdl

ja w takich wypadkach robię w stanie ADRES jakiś sygnał CE dla licznika, jak wchodzę do stanu ADRES to ustawiam go na 1, dla pozostałych stanów jest 0, wtedy jak automat będzie schodził ze stanu ADRES to nastąpi inkrementacja licznika, oczywiście możesz w automacie stanu ograniczyć że gdy P_I_ADDR = 1 to CE = 0, wtedy co prawda nie będziesz mógł dekodować...

[VHDL] Jak przesunąć sygnał a0 o 1 bit w lewo w automacie 2-procesowym?

Symulujesz czy syntezujesz? Czym? W rzeczywistości powinieneś mieć 3 procesy: 1) rejest stanu automatu 2) funkcja przejść i wyjść automatu 3) rejestr przesuwny z wejściem enable sterowanym wyjściem automatu. a0 jest elementem sekwencyjnym, więc zmiany jego wartości powinny być taktowane zegarem. Pozdrawiam, Dr.Vee

Jak zaimplementować koder i dekoder HDB3 w VHDL na układach CPLD?

Potrzebuje teorii o kodzie HDB-3 na projekt z cyfrówki. Mam zrobić koder i dekoder w jezyku VHDL na ukladach CPLD. :cry: Jeżeli ktos ma wizje jak to zrobić (grafy tabele, przejść automatów ) to byłabym wdzięczna. Proszę o pomoc //Natalia :)

[vhdl składnia problem] Kruczki na instancje w VHDL?

Jak na mój gust wszystko jest o.k. z instancjacją modułu "transmitter1". SW5 może Ci trzymać automat w stanie S1. Przydałby sie constraint PERIOD na net CLK w pliku *.ucf

Przekształcenie modelu automatu Moore na Mealy'ego

Witam. Potrzebuje pomocy z przekształceniem VHDL'u z automatu Moore na automat Mealy'ego. pomocy w czym? czego nie rozumiesz, z czym masz problem? Tu jest graf ok, jest graf, i co dalej? ktos ma za ciebie odrobic zadanie domowe? J.

Vamgraf jest program służący do tworzenia oprogramowania M32

Skoro nie znasz C to ok, ale polecam naukę - bo po pewnym czasie i mając pewną ilość bibliotek już sprawdzonych (gdzie wiesz co i jak ustawić) to też napisanie prostego programu, czy multipleksowania to kiklanaście / dziesiąt linijek i robi sie to w 20-30 minut. Dlaczego piszę - ostatnio na uczelni sporo osób zamiast uczyć się VHDL rysuje układy logiczne...

[FPGA] Minimalistyczne środowisko dla FPGA bez automatycznych przypisań pinów?

A co dokładnie nie pasuje Ci w Quartus II? Tzn nie że mi się nie podoba (aczkolwiek podchodzę z dystansem jeśli w dokumentacji jest napisane że poszczególne funkcje są napisane optymalnie, gdy nie mogę zajrzeć w ich kod źródłowy), ale wydaje mi się że firmy komercyjnie nie korzystają z jakichś PinPlanner-ów czy innych ustrojstw, i dlatego wolę robić...

Maszyna stanów VHDL – ostrzeżenie XST:2117, one-hot encoding, inicjalizacja FSM

jak słusznie zostało zauważone większość narzędzi do syntezy zamienia FSM na 'one hot', przy czym pierwszy stan nie koniecznie odpowiada wartości "0001", drugi "0010", itd. Stąd płynie dalszy mój wniosek, że dzieje się tak ze względu na proces optymalizacji, a jeśli samemu dobieramy jak poustawiać stany to sami też musielibyśmy to optymalizować. Oczywiście...

VHDL - Implement.algorytmów mnożenia liczb stało i zmie fpga

Zacznij od zainstalowania oprogramowania - np. WebPack Xilinxa, albo ISE jak masz dostęp. Jak już stworzysz projekt, to poszukaj na pasku narzędzi przycisku z żarówką - tam znajdziesz przykłady jak implementować sumator, multiplikator, automat stanu i tym podobne. Rozumiem, że teorię znasz, tylko VHDLa nie... Pozdrawiam, Dr.Vee

Czy zmiana kolejności instrukcji sekwencyjnych w automacie SRAM pomoże?

"]Dziękuję, nie trzeba było nie mam pewnosci, ze rozumiem, co autor mial na mysli, mam nadzieje, ze to nie sarkazm; J.A To nie sarkazm, potraktowałem to jako komplement i komentarz do wypowiedzi o deltach w symulatorze i atrybutach VHDL. Brakło mi czasu i miejsca na dysk na dogłębną riposte w kwesti EMPTY na fifo xilinx-a, a że sam jestem ciekaw to...

[FPGA, VHDL] Dwie domeny zegarowe, błędy "Setup Time"

W osobnym procesie aktywowanym zboczem zegara robisz przypisanie (bez żadnych dodatkowych warunków): x_addr_reg <=x_addr a potem x_addr_reg podłączasz do wejścia adresowego BRAM. Rejestru x_addr_reg nie chcemy ustawiać w automacie, bo to jest niepotrzebna komplikacja projektu i lekkie utrudnienie routingu :wink: Pozdrawiam Yakuza_2000

[FPGA] [FPGA][VHDL] Jak zasymulować prosty dzielnik w VHDL?

Tak się nie robi maszyny stanów!!! Poprawne, technika na dwa procesy, część sekwencyjną oraz kombinacyjną: Wiem, że w zasadzie automat powinien składać się z części kombinacyjnej i sekwencyjnej. W tej drugiej powinna znaleźć się tzw. funkcja przejść, w pierwszej funkcja wyjść. Zatem myślę, że przejścia między stanami mogą być w ten sposób zrobione....

VHDL: Jak przekonwertować real na std_logic_vector i odwrotnie bez utraty danych?

Taka mała dygresja: narzędzia do syntezy, które do tej pory używałem nie syntezują typu "real". Tak więc nie bardzo wiem po co ci ta informacja. Xilinx ISE sam sobie potrafi operować na zmiennych typu real, jednak wcześniej czy później trzeba je skonwetować na coś bardziej strawnego np int albo std_logic_vector. Nie testowałem, aczkolwiek wcale by...

Wybór programu do syntezy VHDL z obsługą przerzutników RS, alternatywy dla Synplify

jeśl coś można zaprojektowac jako układ kombinacyjny lub sekwencyjny to w vhdl na pewno też się da... No właśnie o to chodzi że mój układ ma działać częściowo jako automat sekwencyjny synchroniczny (prawie licznik) a częściowo jako asynchroniczny (przejścia między stanami wymuszane impulsami z oddzilnych wejść przy braku zmian sygnału zegara). Pewnie...

Model sterowania silnikiem krokowym w VHDL-u - pętla FOR i process

Nie jestem specem od VHDL, ale na pierwszy rzut oka widać, że traktujesz ten język jak język do pisania programów, a nie język opisu sprzętu. Po pierwsze, żeby wygenerować kolejne stany na wyjściu to trzeba zbudować automat synchroniczny (w twoim przypadku taktowany 100Hz). Wyzwalanie tego automatu możesz zrobić przy pomocy linii do której masz podpięty...

Jak wyświetlić sygnały typu state type w ModelSim Altera?

Hej, Jestem nowym użytkownikiem forum. Mam pewien problem i mam nadzieję, że ktoś z forumowiczów będzie w stanie mi pomóc. Problem polega na tym, że napisałem pewien automat stanów w języku VHDL, następnie napisałem również testbench w celu sprawdzenia poprawności jego działania. W Quartus II używam polecenia Tools -> Run EDA Simulation Tool -> EDA...

IBM stworzył najbardziej skomplikowany chip inspirowany ludzkim mózgiem

(at)SQLmaster, może źle to zabrzmiało - przepraszam. Chodzi o sam fakt, VHDL czy Verilog to przecież najzwyklejsze języki programowania ale wymagają od ich użytkownika pojęcia na temat konstrukcji automatu synchronicznego - a przeciętny informatyk nie ma pojęcia co to takiego co wcale nie oznacza, że są gorsi. Mają inną wiedzę i tyle. Interesuje się...

Program do konwersji kodu VHDL na graf przejść - poszukiwania narzędzia

sesil Haha, też bym nie umiał ;) Graf przejść opisuje sekwencyjne zachowanie układu w zależności od stanu wejść (wejścia niekoniecznie muszą być, ale zazwyczaj są). Graf jest układem z pamięcią i żeby miał sens, musi się składać z co najmniej dwóch przerzutników. Tymczasem bramka to element kombinacyjny bez pamięci - zawsze zachowuje się tak samo. C2G...

WebPack - brak automatycznego generowania sygnału zegarowego w symulacji

Jeslie chodzi o symulacje w webpack to ciezka sprawa. Do dzisiaj nie wiem jak to sie robi chociaz dzialam z webpackiem od dluzszego czasu(+modelsim). Jezeli pisze cos w webpack(vhdl) to symulacje przeprowadzam w ahdl. I wedlug mnie to chyba najlepsze rozwiazanie.

Jak zaprogramować ucy74194 do automatycznego sterowania silnikiem krokowym?

Zegar taki jest tylko w symulacji :) Dodano po 1 Przy próbie kompilacji (bo robię to w języku VHDL ale obiektowym) do ALTERY wyskakuje mi błąd. Zaznaczyłem połączenie które jest błędne. Przepraszam że tak brzydko zaznaczylem ale robiłem to w paincie.

[VHDL] Jak zacząć projekt sumy szeregu w VHDL z wejściem SW i wyjściem LED?

Tak do wyniku mam 8 diodek, dokładniej mamy to zrobic na podstawie tego cwiczenia: ale jego tez nikt nie zrobil :( Cwiczenie : Zaprojektowac układ sekwencyjny obliczajacy sume n kolejnych wyrazów szeregu: S=1+x/1!+x2/2!+…+xn/n! gdzie n i x podawane sa na wejsciu, n nalezy do N, x nalezy do R. Wartosci n i x powinny byc wprowadzane przez przełaczniki...

VHDL: Zliczanie jedynek w 8-bitowym słowie, problem z symulacją ModelSim

----------------------------------------... -- -- Title : a -- Design : AD -- Author : SadamB -- Company : None -- ----------------------------------------... -- -- File : a.vhd -- Generated : Thu Feb 21 10:37:46 2008 -- From : interface description...

Optymalizacja magistrali danych w VHDL dla FPGA - jak zredukować zasoby?

Ciąg dalszy zmagań z moją mgr. Mam problem tego typu: aby zaoszczędzić nieco zasobów w układzie FPGA postanowiłem że obliczenia będą przeprowadzane krok po kroku z wykorzystaniem sumatora i układu mnożącego. Argumenty tych operatorów będą przełączane automatem stanów. Doszedłem już do tego, że najekonomiczniej jest zrobić 2 osobne magistrale A i B dla...

Jak zaimplementować automatyczną inkrementację/dekrementację w VHDL?

Uhm co to za język - jak mam to zczytać :)? Generalnie coś mi się miesza w moim programie. Troszkę podobne banalne cuś (co miało mi wcześniej działać) wyszarowałem sobie teraz - tyle , że na przełącznikach. Zaraz potestuje dalej. Ale to nie jest jeszcze to co ma być bo przełącznik jest cały czas wciśnięty a mikroprzełącznik tylko przez jakiś tam czas....

Jak zaimplementować koder i dekoder HDB3 w VHDL na układach CPLD?

Mam zrobić koder i dekoder w jezyku VHDL :cry: na ukladach CPLD. Jeżeli ktos ma wizje jak to zrobić (grafy tabele, przejść automatów ) to byłabym wdzięczna. Proszę o pomoc //Natalia :idea:

Częstościomierz w VHDL z automatyczną zmianą zakresu – przykładowe kody i źródła

Witam! Bede wdzieczny za jakies linki czy gotowe przykładowe kody dla czestoscmierza. Fajnie jakby było cos z automatyczna zmiana zakresu. Pozdro

AVR-ChipBASIC - komputer na AVR

ojj kolego kedzi1 :) proponuje sie pobawic w FPGA - a diametralnie zmienisz zdanie co mozna zrobic np. na Spartanie III :) nie wspomne juz np. o Virtex-II gdzie mamy do dyspozycji PowerPC (jesli mowimy juz o produktach Xininx-a). Upchania mimo wszystko leciwej motorolki 68000 nie jest jakims wiekszym problemem. Odnosnie Amigi sa dostepne nawet w necie...

Automatyczne wczytywanie danych z pliku do testbencha w Modelsim (VHDL/Verilog)

Witam Jak mozna ulatwic sobie zycie i stworzyc jakas jednostke ktora pobieralaby jakies dane z pamieci i wysterowywuje uklad, trzeba stworzyc bardzo dlugiego testbencha w ktorym osmio bitowe dane blyby wstawiane w odpowiednej kolejnosci (wiem ze moge dziergnac ukladzik ktory udawalby fizyczne urzadzenie i wysterowywalby mi wejscia ale czy mozna napisac...

Jak stworzyć układ VHDL do generowania impulsów czyszczących styki?

no z tym zielonym cośiem to w zasadzie nie potrzebny jest powrót szpilek do generatora, bo ja chciałęm zrobić tak, że wejścia automatu co jakiś czas ustawiają się w stan wysokiej impedancji, w związku z czym wyjścia z przełącznika zawisną w powietrzu, a wtedy to do zamknięcia obwodu potrzebnebyłyby takie wyprowadzenia (czy coś z tego co napisałęm jest...

FPGA/CPLD Rozbieżność między symulacją a pracującym układem

Nie wiem dlaczego sądzisz, że czym innym jest w tym wypadku uznanie za zegar sygnału tmp niż sygnału in1? nie wiem, czy dokladnie rozumiem pytanie; sygnal tmp tym rozni sie od in1, ze in1 jest w linii: if rising_edge(in1) then a tmp nie; --------------------------------- Kompilatory radzą sobie z tym bez problemu produkując ten sam wynik (sprawdzone...

Poprawny wewnętrzny Reset bez użycia pinu IO [VHDL].

Chodzi o to: [syntax=vhdl]process_SetFSM : process(CLK_100MHz, I2C_stop, I2C_start) begin if (I2C_stop = '0') and (I2C_start = '0') then address <= (others => '0'); i2c_addr <= (others => '0'); write_buf <= (others => '0'); elsif (I2C_stop = '1') or (I2C_start = '1') then ACK <= '0'; noACK <= '0'; SDA_out_active <= '0'; SDA_out...

Jak zaprogramować uC do prostych funkcji logicznych?

No a mają one możliwość generowania kodu dla opisu za pomocą grafu ? Jeśli chodzi o uC to mają większe możliwości gdy idzie o rozbudowę softu, dodanie jakiś skomplikowanych obliczeń, nie pochłonie większości zasobów pamięci, a w wersji sprzętowej to może być problem. Robiłem kiedyś taki projekt odbiornika RC5 w VHDL, szło to zrobić, nawet w miarę przejrzyście...

Projekt cyfrowej ramki do zdjęć w VHDL na Spartan 3 - schematy i elementy

Układ jest dość prosty: interfejs pamieci -> pamięć dual-port -> sterownik matrycy. Interfejs pamieci jest odpowiedzialny za zapis obrazu do RAMu, może być to uC, automat, albo np. interfejs wyprowadzony na zewnątrz układu FPGA. Pamięć jak pamięć, dual port dla uproszczenia konstrukcji. Sterownik matrycy cyklicznie odczytuje dane z pamięci i generuje...

Jak zbudować licznik asynchroniczny działający w kodzie Aikena?

Czy warto uczyć się szczegółowo techniki cyfrowej(projektowanie bardziej skomplikowanych układów typu automaty) oraz techniki analogowej,czy raczej poświęcić czas na programowanie mikrokontrolerów? Chciałbym dobrze znać się na elektronice,ale nie mam pojęcia czy ta teoria jest tak bardzo potrzebna. Większośc kolegów mi odradza i mówią,że lepiej tylko...

Jak zaimplementować licznik taktów w maszynie stanów VHDL dla napisu PKO?

yego666: Faktycznie jesli jest tak mala ilosc taktow do zliczenia to oplaca sie zrobic stany posrednie, o tym nie pomyslalem. kierowniku kuli ziemskiej: Zasymulowalem twoj kod w active-hdl i licznik dzialal poprawnie, natomiast automat zatrzymywal sie w stanie PKO_3, ale to chyba z tego powodu ktory opisales, takze juz wiem jak to rozwiazac. Ogolnie...

Jak napisać krążącą jedynkę w VHDL na płytce Spartan 3?

pndemon: ten Twoj kod to chyba z konkursu jak napisac hello world w 300 liniach kodu :PPP masz internalne clocki i wszystki najgorsze praktyki jakie sie da przeciez krazaca jedynka to jest cos co jest na dzien dobry w cyfrowce, chcesz gosciowi wmowic ze nie da sie tego zrobic bez automatu??!!! ja bym to zrobil tak: process(clk) begin if reset='1' then...

VHDL: Jak zresetować licznik w symulacji układu sygnalizacji świetlnej?

Daj std_logic_vector czy bit_vector. Czy nie efektywne, to nie wiem bo bit_vector czy std_logic_vector to najbardziej efektywna metoda mi znana która pozwala ci kontrolować wartości co do bitu. Jeżeli deklarujesz integer to z automatu przypisuje ci o ile się nie mylę 32bity i to nie jest ważne czy ty używasz 1 stan czy 2^32. No możesz ten zakres zmniejszyć...

Co wybrać: Fizyka jądrowa czy Automatyka i robotyka na AGH?

Fizyka techniczna to co innego ;). Ja kończyłem FT na UMK dwa lata temu i bardzo sobie chwalę otrzymane wykształcenie i to czego się na studiach nauczyłem, jednakże dużo uczyłem się sam i dodatkowo. FT da Ci podobne podstawy jeśli chodzi o elektronikę i programowanie jak AiR, ja się nauczyłem na studiach C, C++, VHDLa i to na wiele platform - mikrokontrolery...

VHDL - Jak usunąć warningi Xst:1426 dotyczące inicjalizacji FF/Latch?

Jaki tam twardy gracz.. :) Nie będę wklejał prawie 800 linii opisu VHDL na forum bo proszenie kogoś o rozkminianie tego było by "faux pas". Nie przystoi katować pomocnych ludzi za to, że są pomocni:) Czy ten komunikat może wynikać z tego, że w automacie FSM, w stanie początkowym daje warunek przed przed przejściem do kolejnego stanu? case trs_fsb_reg...

Automatyka i robotyka na politechnice poznańskiej.

A czym różni się automatyka i robotyka na kierunku Elektrycznym a na wydziale Informatyki i Zarządzania ?? i na którym jest więcej elektroniki bo to preferuje , bo elektrykiem zostać nie chce :) i też w tym roku mam maturkę :) oj mam nadzieję że łatwa będzie rozszerzona matma . Jeszcze jedno pytanko :P otóż łatwo dostać akademik i jak ze standardem...

Kontroler USB 2.0 High Speed, NXP, ISP1582, Enumeracja

"Firmware Programming Guide" dla ISP1582: http://www.nxp.com/acrobat_download/appl... Dokumentacja jest stworzona raczej dla osób programujących w C, ale jeżeli znasz ten język i sprawnie posługujesz się VHDL, nie powinieneś mieć problemu. Co do samego procesu enumeracji, w dokumentacji protokołu jest bardzo ładny graf, na podstawie...

Mikrokontroler kontra CPLD (sterowniki przemysłowe)

Do wykonania sterownika zdecydowanie lepszy jest mikrokontroler. Aby zaimplementować w PLD nawet niezbyt złożony algorytm sterowania, w szczególności jeśli będą tam istniały zależności czasowe, będziesz potrzebował bardzo dużego PLD, właściwie to już FPGA. Ja bym polemizował z tym, w przemyśle nie stosuje się wyszukanych algorytmów arytmetycznych,...

Wybór projektu FPGA/CPLD: automatyka, telemetria, zamek szyfrowy?

Witam Na wstępie chciałem przeprosić, jeśli swój temat umieściłem w złym dziale, miałem dylemat, a jestem nowy i jeszcze dobrze nie czuję tego forum. Wracając do sedna sprawy, studiuję AiR i w tym semestrze muszę wykonać jakiś projekt z użyciem FPGA i/lub CPLD w języku VHDL, a jako, że nie mam o tym pojęcia to ciężko mi się na coś zdecydować. Z nazwy...

Altera DE2 Cyclone II - Zegar na wyświetlacz siedmiosegmentowy, Quartus II

Dziękuję bardzo za odpowiedź! :) Język to oczywiście VHDL. Częstotliwości nie znam niestety - nie wiem czy to coś rozjaśni, ale mam to być przedstawione na symulatorze ModelSim, a nie na samej płytce jeszcze. Mniej więcej poczułem sytuację, ale nie ukrywam, że nie znam prawie w ogóle składni języka, gdyż miałem zaledwie 3 laboratoria(co prawda po ok...

[VHDL] stuck at "1" po zaprogramowaniu pytki, prosty kod

Ale to są drobne zmiany które niczego nie naprawiają. Uwielbiam takie stwierdzenia, zamiast pisać od początku do końca czytelnie i zgodnie z sztuką, to przesłaniasz faktyczny problem takim "brzydkim" opisem HDL. Po co reset albo tcq ? I tak dalej, przyciemnia to sprawę... variable licznik :integer; - integer domyślnie to jest 32 bitowy rejestr, marnujesz...

Skąd biorą się wartości 0 i 1 w tablicy Karnaugha? Wyjaśnienie zasad

Zadanie 1. Należy zaprojektowac automat, który bedzie rozpoznawac dwie specyficzne sekwencje wejsciowe: cztery kolejne „1” lub cztery kolejne „0”. Okreslone jest wejscie „w” i wyjscie „z”. Jesli w=1 lub w=0 dla czterech kolejnych cykli zegarowych, to z=1, w przeciwnym przypadku z=0. Zazebianie sie sekwencji...

Jak zbudować układ logiczny do dodawania i odejmowania 1-bitowych wartości?

Przede wszystkim musisz dodać układ synchroniczny sterujący tymi układami, czyli taki, który w zależności od rozkazu wygeneruje sekwencję sygnałów sterujących (dla układów kombinacyjnych - np. multipleksera podającego wyjście konkretnego rejestru na odpowiednie wejście ALU), strobów dla rejestrów (aby zapisać wynik z wyjścia ALU do odpowiedniego rejestru)....

Dlaczego VHDL (EPM240T100) jest lepsze od rysowania schematów?

Czyli ma to wyglądać mniej więcej tak Wygląda ok. Podłącz tylko któryś z najstarszych bitów do portu LED. mam jeszcze jedno pytanie, czym są zmienne w takim scalaku? To zależy od tego, jaką funkcjonalność ma dana zmienna. Trzeba pamiętać, że to tylko twór w języku VHDL. Dopiero w procesie syntezy tłumaczone jest to na syntezowalny element logiczny....

Błąd kompilacji VHDL: Niezdefiniowana jednostka tonowy_generator

witam, jesli sprawa jest nadal aktualna to: - brakuje ci deklaracji jedostki projektowej o nazwie "tonowy_generator" - webpack nie wykrył tego automatycznie; możesz mu go wskazać poprzez menu podręczne z pliku w którym się znajduje deklaracje wybierając opcję "Set as Top Module..."

Cyfrowa deska rozdzielcza/komputer pokładowy w FPGA

Ludzie co się z Wami dzieje??????? Jak czytam Wasze posty to ogarnia mnie zażenowanie!!!!!! Fakt - pod względem estetycznym projekt jest bardzo mizerny. Ale Autor miał się tu wykazać znajomością języka VHDL!!!! A nie zdolnościami manualnymi!!! Kto z Was zna ten język? No? Kto? Więc przestańcie pieprzyć głupoty tylko zadajcie Autorowi konkretne pytania!!!...

VHDL - PWM przy zboczu opadajacym - kod do weryfikacji

Zrób projekt w pakiecie Xilinxa np. w ISE. Dodajesz źródła projektu, źródła symulacji (możesz generować przykładowy automatycznie na podstawie pliku układu) i dajesz simulation. I tyle.

VHDL – szeregowe wejście, rejestr 8 bit, CRC, wyjście równoległe z nagłówkiem

Co prawda dopiero rozpoczynam swoja przygode z vhdl'em, ale postaram sie Ci pomoc. Patrzac na Twoj kod sadze, ze troche zle sie do tego zabrales. Nie jestem pewien jak zachowa sie ten process po syntezie, gdyz nigdy sie z taka konstrukcja nie spotkalem. Podejrzewam, ze wynikiem tego kodu moze byc proces realizujacy tylko przypisania z pierwszej wersji...

Jak napisać kontroler bramki parkingu w VHDL na projekt zaliczeniowy?

prowadzącemu nie pasowało, że ktoś miał juz kiedyś podobnie zrobiony. Myślałem teraz o wykorzystaniu dwoch szlabanów. oto kod: ----------------------------------------... library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use ieee.std_logic_textio.all; library...

Moduł eliminacji drgań przycisku w VHDL - jak napisać poprawnie?

Witam. Mam zrobić taki projekt w VHDL: http://www.ue.eti.pg.gda.pl/~wujek/lab_p... i mam problem z napisaniem modułu zapobiegającego drganiu przycisku. Może mi ktoś pomóc go napisać? Oto moj kod kótry napisałem, pomiar działa ale niestety nie bardzo zapobiega temu drganiu i nie zawsze działa poprawnie: --{{ Section...

Sterowanie wyświetlaczem LCD 320x240 w Bascom - linia DATA i kolory

A może by użyć gotowców, czyli kart z interfejsem VESA, a zająć się tylko oprogramowaniem samego układu zkumywującego :) karte z systemem? Z tego co zrozumiałem chcesz zrobić układ który pobiera dane z ramu i je wyświetla, nie zajmując się samymi bitmapami, ale tym żeby z ramu trafiły na wyświetlacz, a główny procesor systemowy, czy jakiś "blackbox"...

VHDL - Pomiar okresu sygnału prostokątnego, wyświetlacz 7-seg pokazuje 88. Co robić?

Witam, Mam zrealizować pomiar okresu sygnału prostokątnego generowane przez generator, który jest wyprowadzony na wejście CLK0 pin 39. Zmiana wartości częstotliwości tego sygnału następuje po przez zmiane nastawy potencjometru POT1 w zakresie 10kHz..50kHz. Natomiast na wejście CLK2 mamy wyprowadzoną częstotliwość sygnału wzorcowego 1MHz. Po jednokrotnym...

vhdl histogram. W jaki sposób zrobić ten histogram?

ostatecznie zrobiłam tak że dodałam blok +1 do ram , który nazwałam histogramem pomimo że nim nie jest:) library IEEE; use IEEE.STD_LOGIC_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity histogram is port( DATAIN : in STD_LOGIC_VECTOR(15 downto 0); DATAOUT : out STD_LOGIC_VECTOR(15 downto 0) ); end histogram; --}} End...

Czy osobny dzial p.t. PLD jest na Forum potrzebny ?

Pojawia sie jeszcze jeden problem. Jesli powstanie nowy dzial, to czy juz istniejace posty dotyczace tematyki PLD zostana przemigrowane do niego, a jesli tak to wg. jakiego klucza ? Zrobilem Search po haslach " pld cpld fpga" i wyszlo okolo 430 postow z bardzo roznych dziedzin. Przypuszczam zatem, ze prosty automat nie da sobie rady z rozsadnym wyborem...

[Zlecę] Napisanie programu w LabView dla CRIO - szukam wykonawcy

A automatycznie generowany kod VHDL zazwyczaj jest kiepskiej jakosci. Oczywiście, że dobry inżynier napisze w VHDL'u/Verulog'u bardziej optymalny kod, tylko zajmie mu to 10 razy więcej czasu, który kosztuje. W sprzęcie i sofcie NI płaci się właśnie za szybkość "dowożenia" prototypów lub pojedynczych rozwiązań. Przy masowej produkcji, warto zainwestować...

Licznik VHDL do 32 na FPGA - wszystkie diody zapalone, co robić?

Tak czy inaczej, z mojego punktu widzenia lepiej użyć DCMa, wtedy jestem pewny co to sygnału. Oczywiście zanim odkryłem co to DCM zrobiłem kilka projektów używając dzielnika na flip-flopach i też działają. Z ciekawości sprawdziłem co ISE na taką konstrukcję i dostałem komunikat: INFO:Xst:2169 - HDL ADVISOR - Some clock signals were not automatically...

[VHDL] Jak zaimplementować UART w VHDL do IPCore i adresować rejestry przez PLB?

Żeby pewne rzeczy naprostować (również innym forumowiczom): - do podłączenia własnych peryferiów korzystamy z gotowych (generowanych automatycznie) bloków - IPIF, a w tym szablonie wszystko jest tak ładnie pokomentowane, gdzie, co i jak wstawić - przed przystąpieniem do realizacji IPCora należy zapoznać się z procesorem do którego będziemy wysyłać/odbierać...

Błędy symulacji pamięci RAM z IP Coregen w Xilinx ISE - jak je rozwiązać?

hey, Czy ktoś może wie z czego mogą wynikać błedy przy symulacji pamięci RAM wygenerowanej przy pomocy IP Coregen?? Do etapu symulacji wszystko przebiegalo prawidlowo. Probowalem juz na rózne sposoby najpierw z wygenerowanego pliku IP tworzylem schemat, potem skorzystalem z kodu VHDL'a generowanego automatycznie prz tworzeniu tej pamieci - ciągle ten...

[VHDL + Xilinx EDK] Problem z dodawaniem własnego komponentu

witam, nie rozumiem dlaczego wciskasz operacje dodawania w osobny proces. Przecież i tak wcześniej oba składniki są synchronizowane sygnałem Bus2IP_Clk'event. Możesz to wywalić na zewnątrz jako instrukcję współbieżną i sprawdzić w podglądzie RTLu jak syntezer ziinterpretował twój opis. Nie znam całego projektu, lecz z tego opisu co zamiesciłeś nie ma...

VHDL- komenda wait i przypisywanie wartości sygnałom.

Dzięki wielkie, Mam jeszcze jedno pytanie w zasadzie nie na temat , ale nie chce generować setki tematów nie potrzebnie. Mamy taki kod: library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_UNSIGNED.all; entity przelicznik_dystansu is generic( f_zegara : integer := 10000; v_dzwieku : integer := 200000; -- mm/sekunde korekcja...

[VHDL] Odmierzanie czasu: licznik vs. instrukcja WAIT FOR XXms w sterowniku sygnalizacji

Z VHDL jestem raczej początkujący, stąd pytanie. Dlaczego w projekcie, który jest w książce, zastosowano zegar zewnętrzny i licznik, skoro precyzyjnie i łatwiej czas można odmierzyć instrukcją WAIT ? Myśle że to rozwiąze także dalsze pytania, instrukcja WAIT jest niesyntezowalna, czyli można przy pomocy niej symulować układ w komputerze, natomiast...

Prośba o sprawdzenie kodu VHDL do świateł na skrzyżowaniu - sugestie?

I podobnym w wielu miejscach? tzn jesli nie zaleznie od wynikow warunku kierowane jest do tego samego stanu? O cykle swiatel raczej bym sie nie amrtwil, chodzi o sam automat przelaczania sie pomiedzy tymi cyklami. Czy zmiana swiatel jest odpowiednia w tym kodzie? Wklejam caly kod dla zrozumienia ;) : Kod: ----------------------------------------...

Dlaczego układ w ISE nie działa mimo poprawnej analizy czasowej?

niestety obawiam sie, ze na bardziej szczegolowe pytania to ci rozsadnie nie odpowiem, bo zarowno vhdl jak i ise sa mi ideologicznie obce :( do ise nie mam dostepu, a na sledzenie twojego rtl z manualem po prostu nie mam czasu; o ile dobrze rozumiem taki kawalek: if rising_edge(clk) then if (str_write_en = '1') then if (init_str = "1011") then input_str(3)...

Symulacja czasowa w Activ-HDL 7.1sp2, ISE WebPack 8.2i sp2

Czesc, Podczas symulacji czasowej sygnal wyjsciowy zamiast oczekiwanej wartosci zawsze przyjmuje XX. Wszystkie ustawienia domyslne. Uaktulanilem active hdl 7.1 sp2 do: DesignFlowUpdatefor7 library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_UNSIGNED.all; entity MyTestSimple is port( CLK : in STD_LOGIC; in1 : in STD_LOGIC_VECTOR(7...

Darmowy i prosty parser do VHDL do przetwarzania entity na component

Czy to ma być wpisywane ręcznie, czy może być generowane automatycznie? Co do znajdowania 'entity' w pliku VHDL: robi to "ghdl -a <pliki VHDL>" - wynik jest zapisywany do "work-obj93.cf". Widzę tam 3 typy linii: * opis pliku: file . "<ścieżka>" "<sha1>" "<czas modyfikacji>": * opis entity: <2 spacje>entity <e-nazwa>...

Kod VHDL dla windy 5-6 poziomowej – sterowanie piętrami, logika obsługi przycisków

witam problem jest taki: winda ma określony cel - jedzie, otwiera zamyka drzwi, później dostaje kolejny cel i jedzie, chodzi o to żeby w momencie otrzymania celu który jest po drodze zatrzymywała się, a nie jeździła z pojedyńczymi wezwaniami :) ----------------------------------------... -- Company: -- Engineer:...

Jak zaimplementować przerzutnik T w VHDL do podtrzymania sygnału?

witam Problem jest pewnie banalny ale sprawil mi duzy problem.Mam przycisk powiedzmy do stopera.Kiedy go wcisne i puszcze to stoper ma zaczac liczyc.Kiedy go wciskam to mam jedynke logiczna i stoper liczy,ale kiedy go puszcze to automatycznie mam zero i stoper przestaje dzialac.jak podtrzymac ten sygnal.Chcialbym zeby bylo tak ze jak raz go wcisne i...

Abel vs Verilog - który lepszy do sterownika silnika krokowego?

Pozdrawiam, Witam. Mam do stworzenia wstępnie model sterownik silnika krokowego z regulacją prędkości (CPLD), (później chciałem też dodać wyświetlanie prędkości na LCD (podobno obsługa LCD 2*16 w Ablu to proste)) do wyboru mama jezyk ABEL lub VERILOG. Mam teraz dylemat: - wiem że Abel nie jest aż taki trudny - mógłbym to łatwo zrobić ale drugiej strony,...

Jak zacząć naukę VHDL z Active HDL? Proste układy logiczne, CPLD czy FPGA?

na początku polecam zainstalować Active HDL-a i pobawić sie w symulowanie prostych układów (liczników, rejestrów). Samo napisanie układu to nie problem, sporo uwagi poświeć testbenchom, na początku zwykła automatyczna symulacja, później okazuje się niewystarczająca więc warto mieć trochę wprawy. Później oczywiście Xiling ISE i zabawa w implementacje,...

Quartus Prime Lite na Linux Mint - błędy w konfiguracji perla?

Zachciało mi się przypomnieć VHDL-a, więc ściągnąłem darmowego Quartusa ze strony Intela, zainstalowałem pod Mintem i uruchomiłem. Posiłkowałem się książką pana Rzeszuta - start był gładki do momentu aż nie zacząłem generować prostego VHDL-a z PlatformDeveloper-a. Błędy wskazują, jak sądzę na problem z perlem i ścieżką (at)INC, bo skrypt nie znajduje...

[Praca] Inżynier Elektronik w Optel Sp. z o.o. we Wrocławiu - Xilinx, ARM, VHDL

Zatrudniamy! Zapraszamy do naszego zespołu: - elektronika konstruktora, - technika elektronika, - mechatronika, - fizyka, - informatyka Firma Optel obchodzi w tym roku 33-lecie działalności. Oferujemy szeroką gamę systemów i przyrządów ultradźwiękowych do kontroli NDE i NDT. Nasze bogate doświadczenie w wielu obszarach technologii ultradźwiękowych,...

[VHDL] obsługa LCD 2x16 HD44780 z 4-bit transmisja

Witam, poniżej sprawnie działający kod 8 bitowej transmisji. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.std_logic_unsigned.all; -- Uncomment the following library declaration if using -- arithmetic functions with Signed or Unsigned values --use IEEE.NUMERIC_STD.ALL; -- Uncomment the following library declaration if instantiating -- any Xilinx...

[vhdl] Jak obsłużyć wiele wektorów testowych w sumatorze RCA?

Witam, mam za zadanie napisać sumator RCA, a następnie przetestować jego działanie wczytując z pliku binarne wektory liczb (kilkadziesią różnych par liczb), dodać je sumatorem oraz standardową operacją dodawania (poprzez konwersję do integer) i zapisując do pliku sprawdzić czy wynik wygenerowany przez sumator jest dobry. Podsumowując: - wczytać z pliku...

[ISE WEBPACK] Niewidoczne bramki logiczne w PACE po dodaniu flip-flopa

Witam ponownie, zainstalowalem najnowszego Service Packa, ale problem wystepuje ten sam. Stworzylem schemat bramka AND polaczaczona z FLIP-FLOP. Program wygenerowal nastepujacy kod VHDL: ----------------------------------------... -- Copyright (c) 1995-2007 Xilinx, Inc. All rights reserved. ----------------------------------------...

Mega-Krzysio-Konsola Pegasus z 4 procesorami, 2 gniazda kartridży!

Bardzo dziękuje za spore zainteresowanie tematem. Jest to da mnie ogromna motywacja do tworzenia kolejnych nowatorskich projektów w przyszłości i dzielenia się nimi z Wami! Z tego też powodu lubie swoje konstrukcje opisywać na łamach elektrody, gdzie zawsze może wywiązać się żywiołowa dyskusja wśród użytkowników prowadząca do ciekawych wniosków, przemyśleń,...

Materiały do nauki programowania złącz PCI - gdzie szukać?

Jak urzyjesz gotowego mostka PCI np w VHDL i programu do automatycznego generowania sterowników np firmy Jungo, to myśle że w ciągu 2 miesięcy (łącznie z oczekiwanie na zamówioną płytke) będziesz miał działający produkt.

[VHDL] VHDL – komunikacja Spartan2 z DS1820 1Wire i wyświetlanie temperatury na 7-segmencie

Czesc, Ja odpalilem te kody Dallasa (vhdl) i moge gadac z moim ds2406 poprawnie. Nie obylo sie bez symulacji tego badziewia i przeprojektowania czesci ich kontrolera aby troche go dopasowac do reali FPGA. (Oryginalne kody sa projektowane na ASIC'a, i do tego jak juz zaznaczylem, architektura tego co jest w vhdl'u jest troszke inna niz tego co jest w...

Podłączenie matrycy LCD 640x480 z laptopa do PC – wymagane układy i interfejsy

No cóż, trzeba zacząć od wymagań czyli od sposobu sterowania matrycą. W pdf-ie, do którego link Ci podałem jest wszystko rozrysowane. Jeżeliby założyć, że wystarczy Ci stan piksela włączony/wyłączony to sprawa jest prosta jak konstrukcja cepa jednoosiowego. Do tego wystarczy jakiś niekoniecznie wypasiony CPLD i trochę szybkiego RAMu. Robisz automat,...