Witam kolegów. Zastanawia mnie zastosowanie asynchronicznego resetu w układach cyfrowych. Załóżmy, że mam układ sterujący pracą urzadzenia wykonawczego "non stop". W takim zastosowaniu układ kontrolny chodzący na FPGA raz uruchomiony powinien działać bez przerwy. Użytkownik raczej nie ma dostępu...
Problem leży w tym że w Spartanach nie istnieją żadne zasoby (rejestry na których mozna zrobić licznik) które mają wiecej niż jedno wejście reagujące na zbocze. Możliwe rozwiązania: (założyłem że chodziło tobie o zwiększanie licznika sygnałem RAM_CLK a zerowanie sygnałem RAM_WR, bo Twój przykład jest...
Co prawda dopiero rozpoczynam swoja przygode z vhdl'em, ale postaram sie Ci pomoc. Patrzac na Twoj kod sadze, ze troche zle sie do tego zabrales. Nie jestem pewien jak zachowa sie ten process po syntezie, gdyz nigdy sie z taka konstrukcja nie spotkalem. Podejrzewam, ze wynikiem tego kodu moze...
Czesc, Reset na liscie czulosci powinien byc ale tylko jak masz asynchroniczny reset. Jesli jest synchroniczny to nie powinien tam byc bo proces bedzie schedulowany na zmiane na oba sygnaly wiec bedzie sie wzbudzal w symulatorze za kazdym razem jak cos sie bedzie dzialo z resetem. Jak masz synchroniczny...
D-FF z asynchronicznym zerowaniem, wyzwalany opadajacym zboczem CLK: process (CLK, KASUJ) begin if KASUJ='1' then --asynchroniczny RESET aktywny na '1' Q <= '0'; elsif falling_edge(CLK) then --CLK opadajace zbocze Q <= DIN; end if; end...
modul komunikacji z lpt jest zrealizowany na prostej maszynie stanów, która odpowiada za handshake EPP, co pewien czas zdarza sie ze maszyna sie 'blokuje' - przestaje reagowac na zmiany sygnalow wejsciowych ;), oprócz tego jedno wejscie jest sygnalem asynchronicznego resetu - po podaniu resetu maszyna...
jesli sc na N cykli, potem je zamyka i odczytuje wartosc na swoim wejsciu data Hmm, wydawalo mi sie, ze zastosowalem tylko sugestie dot. zbocza opadajacego. Czy móglbys prosze wyjasnic mi te róznice? wersja 1: always (at)( posedge sck) /.../ if(bitcount== N-1 ) data = tmp_data; wersja...
Mój algorytm działania działa tak: S0: przy każdym cyklu zegara idź do S1 S1: jeśli sygnał X to S0, jeśli nie S2 S2: jeśli sygnał X to S0, jeśli nie S3 S3: przy każdym cyklu zegara idź do S0 Dla każdego stanu S0-S3 istnieje kombinacja sygnałów wyjściowych. Zegar to wejście (inne niż sygnał X), umownie...
Jeśli używasz pamięci wewnętrznej FPGA to nie ma sensu używać stanu wysokiej impedancji. Zamiast 'bz możesz spokojnie przypisać 'b0. Poza tym nie musisz stosować multipleksera do sygnałów 'wdata' i 'adr'. Linie 'wpiszdane' oraz 'wpiszadres' mogą być podłączone do obu pamięci. Wybór bufora do zapiu...
Wydaje mi się że rozwiązanie powinno wyglądać tak, jednak wolałbym żeby ktoś jeszcze potwierdził że nie mam tam jakieś pomyłki. Przyjąłem dodatkowe założenie: -jeśli nastąpiło uaktywnienie PIR, za chwile pojawił się sygnał od drzwi i jednocześnie sygnał od PIR zniknął to alarm się nie włączy. Cały...
Przerzutnik "D" wyzwalany narastającym zboczem zegara (wejście 1). Wejscie 2 podane na asynchroniczny reset (aktywny niski poziom)
Co do porównania prędkości procesora i FPGA to można to robic porównując czas wykonywania się danych al;gorytmów, na przykład 1024-punktowego FFT. Najczęściej FPGA będzie bił procesor na głowę w szybkości ;) Przykładowo Spartan3 XC3S400 ma 16 mnożników 18-to bitowych, a co za tym idzie może wykonać 16...
Jeśli to ma być struktura syntezowalna to nie może być tam polecenia initial. Ogólnie wartości początkowe możesz ustawiać asynchronicznym resetem. Proces wówczas powinien tak wyglądać: always (at)(posedge clk or negedge rst) //reakcja na narastające zbocze begin ...
nie podoba mi się: dzielnik_001Hz : process (CLK_50MHZ) begin if rising_edge(CLK_50MHZ) then counter <= counter + 1; if (counter = "111101000010010000") then CLK_001HZ <= not CLK_001HZ; counter <= "000000000000000000";...
Najprościej zrobić asynchroniczny reset, kiedy licznik osiąga stan 12 a więc bramkę podłączasz do Qd i Qc
czyli po podłączeniu go cały układ dostaje '0' i taką też wyświetla wartość, po czym po "odłączeniu" wejścia reset, zaczyna liczyć od nowa, jednak dostałem informację (nie od profesora), że to nie o to chodzi i tu moje pierwsze pytanie: dlaczego i jak zrobić to poprawnie ? Trochę jakby nie do końca...
Witam, mam zaprojektować licznik asynchroniczny modulo 6/11 (wybór zakresu ustawia się dodatkowym wejściem). Wykorzystać mam asynchroniczne wejście RESET (0 jako aktywny stan wejścia RESET). Sporządziłem tabelę prawdy: gdzie A steruje trybem pracy 6/11. Następnie na jej podstawie stworzyłem...
Dzień Dobry. Wydaje mi się, że nie rozumiem treści zadania z układów asynchronicznych. Mam zbudować przerzutnik asynchroniczny typu r^s^ wyzwalany narastającymi zboczami wejść r (reset) i s (set). Czy chodzi tutaj o klasyczny przerzutnik RS/SR zbudowany z dwóch bramek nand?
Jutro zastosuje się do waszych poleceń i zobaczymy co z tego wyniknie. Jednak wydaje mi się że silnik asynchroniczny nie emituje dużych zakłóceń (chyba że jest zasilany z falownika) najbardziej "sieją" silniki komutatorowe z powodu iskrzenia między szczotkami a komutatorem. A napięcie przy włączaniu...
Dobra nie będą Cię więcej męczył tylko powiem. To nie będzie reset. Podczas sprzętowego resetu są asynchronicznie resetowanie wszystkie rejestry specjalne. Czyli piny są ustawiane jako Hi-Z, Timery są zatrzymywane, ADC/I2C/SPI/UART zatrzymywane, przerwania wyłączane itd. itp. Skok pod adres 0 nie...
Przy modulo 5 trudno mówic o kodzie 8421 (raczej o naturalnym kodzie binarnym). Rozwiązanie: łączysz trzy przerzutniki "w szereg" tzn. wyjście pierwszego przerzutnika na wejście zegarowe drugiego i analogicznie wyjście drugiego na zegar trzeciego przerzutnika (dla JK sygnały J i K na "1" dla D wejście...
Witam, od kilku dni staram się rozgryźć na czym polega projektowanie liczników jednak bez wyraźnych efektów, dlatego postanowiłem poprosic o pomoc. Zadanie polega na zaprojektowaniu licznika asynchronicznego modulo 18 z dwoma przeskokami. Do tego należy sporzadzic wykresy czasowe i narysować...
Witam. Założyłem temat, ponieważ nigdzie w internecie nie mogłem znaleźć odpowiedzi na to pytanie. Czy jest możliwe złożenie licznika asynchronicznego na przerzutnikach JK mod 7 opartego na metodzie podziału liczby tak aby liczył w górę albo w dół w kodzie dwójkowym? Bez używania resetu oraz bez dodatkowych...
PANOWIE !!! Licznik modulo 4 liczy: 0, 1, 2, 3, 0, 1, 2 , 3 itd. I wymaga tylko dwóch przerzutników !!! W obu przypadkach to są po dwa przerzutniki połączone szeregowo: Clock -> CK0 Q0 -> CK1 W przypadku przerzutników D - robimy sprzężenia: /Q0 -> D0 /Q1 -> D1 W przypadku JK podajemy...
VHDL to nie C++ - proponuje podejść do problemu bardziej elektronicznie, tak jak przy projektowaniu układów cyfrowych. Zaprezentowałeś kod który w ogole nie używa zegara(!!) - takie coś aż prosi się o błędy. Układy kombinacyjne są ok, ale bez zegara będzie ci to latać jak pepek z gumy, co wejdzie to...
Co znaczy "napięcie na Resecie"? To określenie mocno nieprecyzyjne. Zasadniczo, w układzie elektrycznym/elektronicznym zawsze i wszędzie występuje jakieś napięcie, czyli różnica potencjałów między dowolnymi dwoma punktami układu. No chyba, że układ nie ma żadnego źródła zasilania, to różnica ta wynosi...
Nawet jezeli AVR ma taki feature jak ustawianie stanu portu przy resecie, to niewiele to da, bo reset jest i tak asynchroniczny wzgledem wykonywanego programu. Jesli chcesz by stany wlaczenia przekaznikow przetrwaly reset , to powinienes uzyc zewnetrznego zatrzasku, ukladu szeregowo/rownoleglego, 8243,...
Witam. Jestem w trakcie budowy zegarka taktowanego z sieci elektrycznej i trafiłem na następujący problem: do podziału częstotliwości chciałbym użyć pary dekad 40192 w połączeniu kaskadowym. Dla pełnego cyklu
Zbudować przerzutnik T (podłączyć wyjscie ~Q do wejścia D), 4 takie przerzutniki połączyć w łańcuch, wejście zegarowe następnego z wyjściem Q poprzedniego. Jeśli dobrze rozumiem to ma on zliczać do 9, czyli zrobić funkcje logiczną wykrywającą stan 1010 i podającą sygnał na reset. Można sobie to uprościć...
Patrz temat: licznik 8 bitowy binarny!!! Odpadają więc liczniki dekadowe!!! Zatem: 256 możliwych liczb, co daje 8 "zworek" do ustawiania zadanej liczby, dwa układy 74193, jeśli ma zapalać diodę czy załączać cokolwiek na wyjściu przeniesienia lub pożyczki zatrzask (latch) np 7474, a jeśli licznik ma...
Wszystko ladnie to opisales...ale to akurat wiedzialem. Chodzi mi o to czy wejscia R0(1) i R0(2) sa wejsciami resetujacymi z zewnatrz (czyli resetuje uklad kiedy mi sie podoba?) czy resetami jakos polaczynymi bramkami z ukladem(resetuje sie gdy bedzie jakies konkretne zdarzenie...np cos sie przepelni?)
humm czyli skok powinien naprzykłąd być zrobiony na 14 przy ustawieniu wszystkiego na set ??? czy jak bo nie rozumiem?? Normalnie w liczniku rewersyjnym po stanie 0000 następuje stan 1111 (15) a Ty chcesz aby po stanie 0000 następował stan 1110 (14) czyli bo wykryciu stanu 0000 należy przerzutniki...
ylko po co Tobie to wszystko, skoro wiesz jak 'zrobić' jeden i drugi licznik z licznika asynchronicznego liczącego do 12, czyli w technice TTL na układzie średniej integracji typu 7492, pytam retorycznie ... Do 12 to w/w liczy 'z urzędu', a do 7 to sobie pomyśl w jaki sposób jego "skrócić" - to...
Jest układ 7485, który porównuje dwie liczby 4-bitowe bez znaku (0..15), ma: wejścia dla obu liczb, wyjścia sygnałów A=B, A<B, A>B, i wejścia do łączenia takich układów dla większej ilości bitów; dajesz mu np. stan licznika jako A, wartość maksymalną jako B, na wejścia do łączenia H na A=B, L...
Musisz popatrzeć, co robi bramka przy licznikach. Jej zadaniem jest zebrać sygnały z odpowiednich wyjść i wygenerować reset w odpowiednim momencie, tzw skrócenie cyklu liczenia.
Dzień dobry To mój pierwszy post na forum, ale od zawsze korzystałem oczywiście ze zgromadzonej tu wiedzy, więc nie czuję się obco :) W każdym razie: Witam Jestem dość początkujący. Moje doświadczenie obejmuje wykonanie drukarki 3d na podstawie bardzo gotowych rozwiązań oczywiście, zabawy arduino,...
Np. wykorzystuje się wejście RESET, żeby jak licznik doliczy do 5, to od razu zmienić na 0. Może coś znajdziesz w nocie katalogowej SN7490.
Tak się złożyło, że siedzę ostatnio troche nad pewnym projektem w VHDL-u i mam problem z ustaleniem gdzie jest bład w kodzie. Ogólnie soft wydaje się poprawny, poszczególne bloki jak licznik i mux działają (testowane oddzielnie) ale komparatory nie wystawiają deklarowanych stanów logicznych (na wszystkich...
Witam. #1 - może Kolega sprawdzić ,,view RTL schematic'' i ,,technology schematic'' w ISE (przypuszczam, że jeśli Xilinx to i ISE). Jak nie będzie miał kolega wniosków, to może tu wkleić obrazki. Teoretycznie - czyli w symulacji behawioralnej jest dobrze. #2 - proces reaguje na zmianę SPI_Action...
Witam. Przedstawione rozwiązanie powstało z myślą o zdalnym (radiowym) sterowaniu modelem samochodu. Umożliwia płynne regulacje: kierunku (lewo/prawo) oraz prędkości ruchu (przód/tył). Rozkaz typu "włącz/wyłącz" pozwala np. uruchamiać sygnał dźwiękowy (klakson) lub włączać światła. Spośród innych...
Niestety są kolejne problemy. Te dwa kondensatory 100nF znacznie poprawiły stabilność, ale wciąż zdarza się, że po uruchomieniu licznik dziesiątek godzin nie wyświetla nic, albo godziny zerują się po 13... albo po wyzerowaniu licznik dziesiątek godzin wyświetla jednocześnie zero i dwa. Wyświetlacze...
Unlike signals, variables have neither history nor future, because according to its definition, each variable has only current value. No checking for the last event, time elapsed since the last event, previous value, etc. can be performed on variables. wg. przemyslanych przeze mnie zalozec,...
"]Jak na moje oko to program robiący syntezę "dał cienia" nie sadze, kompilator xilinx to stara, doswiadczona marka; to jest temat na wielogodzinna dyskusje z teoretykami symulacji i syntezy, jako praktyk powiem tyle: vhdl powstawal w czasach, gdy jeszcze fpga nie bylo na swiecie, powstal jako...
Chciałbym zapytać o poprawność zapisu 1. narastające zbocze, clear asynchroniczny stan niski, set synchroniczny stan wysoki 2. opadające zbocze, clear synchroniczny stan wysoki, set asynchroniczny stan niski Czy to będzie tak: 1: architecture T of T is signal q_reg: std_logic; signal q_next:...
Już nieaktualne, automat zaprojektowałem jako synchroniczny taktowany zegarem i daje się go zsyntezować bez problemu. Tzn mam pewną nieścisłość, umieściłem na liście wrażliwościowej sygnał RST i najpierw sprawdzam RST a potem CLK, ma to działać jak reset asynchroniczny. Niestety mimo że moje scalaki...
Witam ponownie. Cos duzo tych zadan z cyfrowki dostales na Swieta :-). Licznik zliczajacy w naturalnym kodzie dwojkowym modulo 13 (zakladam, ze liczy w gore) robi sie bardzo prosto. "Modulo N" oznacza ilosc stanow licznika. Ma byc 13? Tzn najprosciej gdy zlicza od zera QDQCQBQA=0000 az do QDQCQBQA=1100...
Dobrze, że kolega J.A to zauważył. Chcesz zbudować proces synchroniczny, trzymaj się tej prostej regułki. To jest dobrze: if (clk'event and clk='1') then --tutaj umieszczamy wszystko, bez wyjątku end if; To jest źle: if (clk'event and clk='1') then -- proces...
Tu masz rysunki wyjaśniające obie idee skracania cyklu licznika. Synchroniczny (CLK - przebieg wejściowy, A52 - asynchroniczne, kombinacyjne wykrycie stanu 52, RST - synchroniczny reset licznika na wyjściu przerzutnika D, stan - stan licznika, zliczona liczba): Asynchroniczny (CLK - przebieg...
Atmega128 zapewnia następujące elementy: 128K bajtów wewnętrznej programowalnej pamięci typu FLASH z dopasowaniem odczytu podczas zapisu, 4K bajty EEPROM, 4K bajty SRAM, 53 linie wejścia/wyjścia, 32 robocze rejestry, Licznik rzeczywistego czasu(RTC), cztery liczniki z trybami porównywania i PWM,...
Mam zadanie o treści: 3-bitowy rejestr przesuwny z równoległym synchronicznym wpisem informacji Schemam ma być przy użyciu przerzutnika typu D Tutaj moje rozwiązanie: Pytania: Czy poprawnie jest to rozwiązane bo nie jestem do niego przekonany? Nie, równoległy synchroniczny wpis informacji...
Olaboga ale syf mialem teraz zauwazylem. faktycznie, ale druga wersja nie jest lepsza. nie wiadomo od czego zaczac... taki 'syf' - uzywajac twojej terminologii; 1.zapis [syntax=verilog] always (at)(posedge clk or negedge reset)[/syntax] oznacza, ze jeden z sygnalow jest zegarem dla synchronicznych przerzutnikow,...
Dodatkowa informacja jeśli chodzi o tryb power down. Popracowałem znowu trochę ostatnio i podaję na tacy pewne fakty które ustaliłem: Aby maksymalnie zbliżyć się do deklarowanych <0.1uA w trybie Power Down należy: 1. Uważać aby nie mierzyć prądu zasilającego procek przy podpiętym programatorze,...
Wstęp Systemy wideo, niesamowicie popularne w urządzeniach na rynku konsumenckim, zdobywają coraz większe uznanie w urządzeniach użytkowanych w aplikacjach przemysłowych, na rynku motoryzacyjnym i w systemach automatyki przemysłowej. Wzrost udziału tych systemów w wymienionych aplikacjach związany...
W jakim kodzie ma liczyć ten licznik? BCD czy binarnym? Bo jeżeli w BCD to z licznika 7490 najlepiej użyć 4 bitów, a on sam się wyzeruje po przekroczeniu stanu "9". Dzięki temu mamy już licznik cyfr jedności od "0" do "9". Wyjście QD tego licznika podłączamy do wejścia CLK licznika 7493, z którego...
Połacz szeregow 4 przerzutniki JK. Kazdy przerzutnik w tzw. "dwojke liczaca. Na pierwsze wejscie CLK przerzutnika daj zegar, kazdy nastepny przerzutnik pobiera sygnal na CLK z poprzedniego wyjcia Q albo /Q przerzutnika. W zaleznosci od tego na jakie zbocze sa aktywne wejscia CLK mozesz liczyc w gore...
A który kod symulujesz: ten if reset = '1' then tmp <= "0000"; wy <= '0'; elsif clk'event and clk = '1' then if enable = '1' then tmp <= we; else tmp <= tmp ( 2 downto 0 ) & '0'; end if; wy <= tmp(3); end if; czy ten if reset = '1'...
witam, troszkę stanąłem z tym projektem, dodam tylko że jak połączę nadajnik i odbiornik kablem to działa prawidłowo. Mój kod nadajnika z wyświetlaczem temperatury poniżej: [syntax=basic4gl] $hwstack = 20 $swstack = 20 $framesize = 40 '**************************** 'Konfiguracja '************************...
1. Ten przycisk nie stworzy dodatkwej logiki w moim procesie, to bedzie set na przerzytnikach. Dodawanie linii typu cos <= cos nie ma sensu bo i tak narzedzie syntezy to wyrzuci, polecam czytanie logow z syntezy, sa pouczajace ;-) 2. Reset i zegary to podstawa ukladu, jesli masz zle zaprojektowany...
Specyfika tego mikrokontrolera, zmusza Ciebie do zastosowania Timera2 w trybie asynchronicznym, a mikrokontroler powinien być taktowany wewnętrznym generatorem RC, czyli tak jak radzi kol. wyżej. Przy takim rozwiązaniu korzystać możesz ze specjalnego trybu oszczędzania energii: POWER SAVE. Niestety...
Uklad generuje 8 razy wiekszy czas od wejscia kluczujacego ok 125 ms niskim stanem /.../ jak ustala sie wpisy w rejestrach tim1-output ma 8*enable to, co ja widze w kodzie: w rejestrze data jest zmierzona dlugosc wysokiego poziomu wejscia enable ; w rejestrze data_obr_min jest...
Dzień dobry, chciałbym opisać zegar szachowy mej konstrukcji. Pomysł zbudowania takiego zegara zrodził się w mej głowie, kiedy w okresie zainteresowania mikrokontrolerami chciałem stworzyć coś, co będzie sterowało wyświetlaczem LCD. Nie chcąc kopiować oklepanych pomysłów typu wyświetlenie...
Często posiada również asynchroniczne wejścia kasujące R (Reset) i ustawiające S (Set). Programowo asynchronicznie ustawione 0 na wyjściu Q i 1 na not Q: Na wyjściu ciągle masz 0 bez względu na liczbę inwerterów. edit źle napisałem, na pr jest 1 więc jest nieaktywny, będzie więc tak jak w poście...
Nie wiem w czym problem bo każdy (prawie) przerzutnik ma dodatkowe wejścia asynchroniczne set i reset. Można wykorzystać np. 4013, robiąc coś takiego: wyjście 'nie'Q podać na wejście D, przycisk do przełączania on/off na clock, no i wejście reset do przycisku resetu.
Witam wszystkich serdecznie ! Oto kolejny zegarek z wyświetlaczami LED oparty na ATmega8. Znowu ?? Tak, a czemu nie. Konstrukcja powstała jako odpowiedź na zapotrzebowanie na naścienny zegarek z dużymi cyframi widoczny w nocy. Wymiary całości to 180x70x18mm. Zegarek wyświetla tylko godziny i...
Niewidoczne zasilanie i masa maxa232 są podłączone. A tak jest zaprogramowany moj PIC (probuje wysłac narazie pojedynczy znak): #include <p18f2620.h> #include <stdio.h> #include <stdlib.h> #include <adc.h> #include <usart.h> #include <pconfig.h> #include...
Działa. Pewnie o czymś zapomniałeś na wstępie. Mój działający kod: .include "m128def.inc" .cseg .org 0x0000 rjmp reset ;skok po resecie systemu .org 0x0018 rjmp data ... po wykryciu zgodności reset: ldi r16, high(RAMEND) out SPH, r16 ldi r16,...
wyczyściłem trochę kod, żeby nikogo nie mylił i załączam zrzuty ekranu debuggera (w momencie wejścia w miejscu "usartt"). Wg mnie jest niby ok. .include "m8def.inc" .def temp = r16 .EQU SYSCLK = 1000000 ; częstotliwość pracy ; CKSEL(3..0) = 0001 (domyślnie...
Freddie!! to moze byc idea! oczywiscie nie dalem kondensatora na resecie, (linia ma wew. podciąg do VCC) wspawam kondensator i sprawdze czy pomoże... Jezeli chodzi o zasilanie, to dalem liniowy stabilizator z uwagi na male obciążenie, przed stabilizatorem na +28V kondensator 470uF +100nF i dioda...
Wprowadzić uC w tryb POWER_DOWN możesz zawsze, tylko jakie będą tego efekty, jak mówi datasheet: -zatrzymywany jest oscylator zewnętrzny - z trybu tego uC może zostać wybudzony poprzez zewnętrzny reset, reset od watchdoga oraz reset od układu Brown out detector,zewnętrzne przerwanie od INT0/INT1 -...
Dzień dobry! Będąc zespołem młodych, zmotywowanych ludzi w ciągu roku zbudowaliśmy robota serwującego drinki oraz zaprojektowaliśmy proces jego wytwarzania. Wymagania jakie sobie postawiliśmy na początku: - dokładnie odmierzane proporcje składników - ma pasować każda popularna szklanka...
Dobra, w takim układzie jak Twój stan wyjść w chwili t trafia poprzez układ kombinacyjny na wejścia w chwili t+1, czyli to co jest na wyjsciach determinuje co ma byc na wejściach. Q2-Q1-Q0 - D2-D1-D0 1-0-0 na wejscie ma trafic: 0-0-0 0-0-0 na wejscie ma trafic: 0-1-0 0-1-0 na wejscie ma trafic:...
Witajcie, muszę stworzyć w SystemC UARTa a dokładniej mówiąc część RX z niego. Od kilku dni kopię po internecie jak krecik z bajki i jedyne co wykopałem to wielką stertę śmieci... Szukam kodu w SystemC (lub czymś innym co mógłbym przerobić). Znalazłem kilka lecz wszystkie albo nie działały, albo nie...
Wszyscy chcemy, aby nasze układy FPGA były niezawodne w swoim docelowym środowisku pracy. Szczególnie, jeśli układ taki pracuje w krytycznej dla bezpieczeństwa sekcji urządzenia. W takich aplikacjach musimy przyjrzeć się bliżej nie tylko całej architekturze zakodowanej w FPGA, ale także szczegółom...
Istnieje wiele sposobów, na dodanie do amatorskiego projektu łączności bezprzewodowej. W poniższym projekcie autor wykorzystał łącze radiowe do skomunikowania 8 bitowego mikrokontrolera z rodziny PIC z komputerem PC. W internecie znaleźć można wiele różnych przykładów wykorystania szerokiej gamy...
Temat całościowo jest dość obszerny i nie wiem czy uda mi się tu wszystko zwięźle zsumować i streścić. Zacznijmy od podstaw : Niezaprzeczalną rację ma SlaweK Programy do obsługi peryferii (czyli wszystkie programatorki itd) do poprawnej pracy muszą wykonywać poszczególne operacje z odpowiednim...
Witam! Przepraszam, że tak późno - dopiero dziś kombinowałem i rysowałem. Tu masz asynchroniczny, jak chciałeś na JK i NAND-ach. "Dedykowany" pod 7473 itp. Wyjściami licznika są wyjścia proste: A, B, C, D. Pamiętaj, że 7473 (i inne JK_Master Slave) zatrzaskuje stan wejść przy dodatnim zboczu, a...
Jeżeli pytasz o logikę współpracującą z mikrokontrolerem - może być problem, bo podczas resetu wszystkie porty są ustawiane asynchronicznie na wejścia (czyli stan wysokiej impedancji). Przez np. TTLe jest to interpretowane jako stan wysoki. Poradzić na to mogą rezystory ściągające do masy o odpowiednio...
Licznik: begin process(reset,enable,clock) beg... reset='1' then sCV <= "0000000000000000"; end if; if CLOCK='1' then if enable='1' then sCV<=sCV + 1; end if; end if; end process; reset powinien byc w tym samym "if" co reszta licznika. Kod będzie...
Nie rozumiem dlaczego AVR ma podczas resetu generować "jakieś" dziwne stany - co prawda w AVR - ach nie siedzę - ale z tego co do tej pory wyczytałem to uP ustawia podczas res. stan jako wysokiej impedancji. - I raczej reset portów jest asynchroniczny.
Chodzi mi dokładnie oto/.../ ok, teraz jasne; robisz uklad 'licznik-dekoder' i implementujesz go 4 razy jak w przykladzie, ktory ci podalem wyzej; dodatkowo robisz 4 bitowy rejestr, ktory sluzy za 'count_enable'; po reset ten rejestr ma stan b"0001", czyli pozwala liczyc licznikowi pierwszemu; stan...
piotr_go dzięki za dobre chęci ale niestety dalej nic. Skorzystałem z Twojej podpowiedzi z drukarką i nawet odinstalowałem cupsys (przy okazji nie wiem dlaczego ale wysypał się xserver i dlatego dopiero teraz odpowiadam) i nic nie pomogło. Zrobiłem jeszcze kilka prób: - wylączyłem komputer - zegar...
Witam 1. licznik zamiast zliczać do 4 będzie wytwarzał krótkie szpilki ponieważ wyjście Q2 jest połączone z wejściami Reset obu przerzutników 2.multiplekser powinien mieć stan 0 na wejściu INHIBIT pin 6 ,który na schemacie wisi w powietrzu To są błędy uniemożliwiające działanie tego układu a dobrze...
Zarys. AVRy to sympatyczne uC (mikrokontrolery) firmy znanej chyba wszystkim z produkcji legendarnej "51" z pamięcią Flash - . Rodzina ta należy do procesorów RISC - choć lista rozkazów jest dość rozległa Smile. Większość rozkazów wykonują w JEDNYM takcie - w przeciwieństwie do np. 12 taktowych MCS-51....
Tylko że kondensator zmniejszy maksymalną częstotliwość pracy układu mam rację? Wpadłem na lepsze rozwiązanie a mianowicie urządzenie 'Power-on reset' przy włączeniu układ jest resetowany impulsem, aby potem już w trybie pracy każda bramka była w stanie ustalonym tak jak to jest w mikrokontrolerach. Pozdrawiam...
Zacznijmy od początku. Masz pięć przerzutników JK. Próbujesz zbudować licznik asynchroniczny liczący od 10 do 20. 21 to binarnie 10101 i dla takiej kombinacji stanów licznik musi zostać ustawiony na 10 czyli 01010. Na chłopski rozum bramka and 3 wejściowa, do każdego jej wejścia podłączasz co drugie...
UNIKAJ X , jak w symulacji pojawi się gdziekolwiek, to opis układu jest d* warty.
Witajcie. Złożyłem układ według tego schematu (tutaj inny procesor i kwarc): Zaprogramowałem Atmegę: [syntax=asm] .nolist .include "m162def.inc" .list .listmac ;*****... Ilosc_l = r17 .def Ilosc_h = r18 .def Ilosc_d = r19 ;**********************************...
Witam. Potrzebuję połączyć mikrokontroler atmega8a z układem FT232. Z tego co zrozumiałem z noty katalogowej, wystarczy wyjście 3V3Out podłączyć do VCCIO oraz to samo wyjście może zasilić mikrokontroler. Nie potrafię tylko dowiedzieć się czy jest tam wymagany zewnętrzny zegar do operacji na sygnałach...
Rozwin temat.... Podaj za przeciw... Na dobra sprawe przy zegarze 25MHz albo w granicach to bez roznicy ale przy mniejszych to jest. Dlatego uzasdnij. niebezpieczenstwo asynchronicznego resetu nie jest zalezne od czestotliwosci zegara; w pewnym skrocie sprawa przedstawia sie tak: sygnal reset...
:) Tak gwoli jeszcze ścisłości jeżeli masz taki kod [syntax=verilog] if(cs_rising_edge) data <= tmp_data; [/syntax] to istnieje prawdopodobieństwo stworzenia Latch'a czyli przerzutnika reagującego nie na zbocze, ale na stan logiczny - ogolnie laczy sie unika, opozniają propagację sygnałów w chipie....
Witam, Moze rzeźba to za dużo powiedziane, sami oceńcie. Dwa miesiące, pełno rezystorów, kondensatorów, układów scalonych itp. później "Robot" jest przyklejony do starego procesora (chyba AMD), w pozycji klęczącej/ modlącej. "Robota" trzeba włączyć o godzinie 12:00 lub...
Witam Jakiś czas temu przeglądając układy w szufladzie znalazłem 74150N. Może nawet z CEMI. Układy pochodzą z czasów kiedy byłem jeszcze uczącym się głąbem, składającym proste układziki. Np zasilacz na LM, jakieś diody LED na rejestrach itp. Miał to być jakiś selektor do syntezy częstotliwości....
HD Sentinel pokazał takie rzeczy: Informacje systemowe ---------------------- Wersja Windows . . . . . . . . . . . . . . . . . : Windows 7 Home Premium Personal Typ CPU & Szybkość #1 . . . . . . . . . . . . . : AMD Athlon(tm) II X2 255 Processor, 3113 MHz Typ CPU & Szybkość...
Witajcie. Dalej mam podobny problem. Używam STM32F407. Posiadam staram się obłużyć 3 różne USARTY (USART1, USART3 i UART4) wszystkie pracują w trybie asynchronicznym. Pod te usarty podpięte są następujące urządzenia: -USART1 - GPS z protokołem NMEA wysyłający dane co 1 sekundę -USART3 - datalink...
Trzy rodzaje wyjątków: przerwania, pułapki, błędy - używając w miarę spójnej terminologii z jakimiś sensownymi definicjami pojęć. Niestety producenci ne stosują tutaj spójnej terminologii. Przerwania są asynchroniczne, pozostałe - synchroniczne. Przy pułapce instrukcja się kończy, przy błędach - nie. W...
System monitorowania środowiska, oparty o interfejs LoRa IoT składa się z stacji bazowej zbudowanej z wykorzystaniem modułu Arduino Mega z bramką LoRa oraz zdalnych stacji opartych na Arduino Feather, które łączą się z stacją bazową poprzez radiowy interfejs LoRa. System pozwala na monitorowanie...
Hejka Panowie, Dorzuce cos dosc waznego, co wlasnie odkrylem. Moja karta graficzna generuje INT w/g specyfikacji jakie wyczytalem z konstrukcji Harlequina. Cale szczescie kostka, ktora generuje INT ma mozliwosc ustawinia pinu na otwarty kolektor, To "oczywista oczywistość" aczkolwiek Intel...
Albo zrobić to flagami. Rozwiązań jest wiele. Sam proponowałeś rozwiązanie z flagami? robiw Mozna z flagami. Usypiamy procka ale, gdy przycisk naciiśnięty zstanie wybudzony. Sprawdzamy flagę, stan przycisui i usypiamy, Sprawdzanie flagi jest potrzebne aby stwierdzić czy przed uspieniem przycisk...
Ja sobie bardzo chwaliłem tą płytę przez rok i namówiłem kilkoro znajomych i też sobie chwalą. Mankamenty resetu biosa - to nędzna bateria i zaśniedziałe styki które trzeba oczyscić SIS niema mostków północ/południe dzięki czemu ma szybkie transfery danych i np. w Photoschopie wykonuje większość operacji...
Przeprowadzony eksperyment pozwolil na zbudowanie generatora na ww. przerzutniku po skorzystaniu z wejsc asynchronicznych set reset. połączenia: kondensatory między S i -zasilania oraz i R i -; oporniki równolegle z diodami skierowanymi do wyjść między Q i R oraz -Q i S warunkiem "zaskoczenia" generatora...