Nie wiem w czym problem bo każdy (prawie) przerzutnik ma dodatkowe wejścia asynchroniczne set i reset. Można wykorzystać np. 4013, robiąc coś takiego: wyjście 'nie'Q podać na wejście D, przycisk do przełączania on/off na clock, no i wejście reset do przycisku resetu.
Witam, mam zaprojektować licznik asynchroniczny modulo 6/11 (wybór zakresu ustawia się dodatkowym wejściem). Wykorzystać mam asynchroniczne wejście RESET (0 jako aktywny stan wejścia RESET). Sporządziłem tabelę prawdy: gdzie A steruje trybem pracy 6/11. Następnie na jej podstawie stworzyłem siatkę Karnaugh dla funkcji RESET. Zbudowałem układ w symulatorze....
Dobra nie będą Cię więcej męczył tylko powiem. To nie będzie reset. Podczas sprzętowego resetu są asynchronicznie resetowanie wszystkie rejestry specjalne. Czyli piny są ustawiane jako Hi-Z, Timery są zatrzymywane, ADC/I2C/SPI/UART zatrzymywane, przerwania wyłączane itd. itp. Skok pod adres 0 nie zrobi tego. K***a. Nic nie zrobi. Żeby to zrobić trzeba...
Nawet jezeli AVR ma taki feature jak ustawianie stanu portu przy resecie, to niewiele to da, bo reset jest i tak asynchroniczny wzgledem wykonywanego programu. Jesli chcesz by stany wlaczenia przekaznikow przetrwaly reset , to powinienes uzyc zewnetrznego zatrzasku, ukladu szeregowo/rownoleglego, 8243, 8255, czy jeszcze czegos innego. Wtedy to co wpisales...
mam małe pytanko czy ten licznik można resetować. oraz czy ktoś nie ma schemaciku licznika liczącego od 0 do 99 dwie cyfry z dekoderami na 7 segmentowy wuświetlacz LCD z mozliwościa resetowania tego licznika
czyli po podłączeniu go cały układ dostaje '0' i taką też wyświetla wartość, po czym po "odłączeniu" wejścia reset, zaczyna liczyć od nowa, jednak dostałem informację (nie od profesora), że to nie o to chodzi i tu moje pierwsze pytanie: dlaczego i jak zrobić to poprawnie ? Trochę jakby nie do końca jasne są warunki zadania, jak dla mnie. Zdanie "Dodatkowe...
Dzień Dobry. Wydaje mi się, że nie rozumiem treści zadania z układów asynchronicznych. Mam zbudować przerzutnik asynchroniczny typu r^s^ wyzwalany narastającymi zboczami wejść r (reset) i s (set). Czy chodzi tutaj o klasyczny przerzutnik RS/SR zbudowany z dwóch bramek nand?
Zbudować przerzutnik T (podłączyć wyjscie ~Q do wejścia D), 4 takie przerzutniki połączyć w łańcuch, wejście zegarowe następnego z wyjściem Q poprzedniego. Jeśli dobrze rozumiem to ma on zliczać do 9, czyli zrobić funkcje logiczną wykrywającą stan 1010 i podającą sygnał na reset. Można sobie to uprościć wykrywając tylko 1x1x ponieważ kombinacje bitów...
Dzień dobry To mój pierwszy post na forum, ale od zawsze korzystałem oczywiście ze zgromadzonej tu wiedzy, więc nie czuję się obco :) W każdym razie: Witam Jestem dość początkujący. Moje doświadczenie obejmuje wykonanie drukarki 3d na podstawie bardzo gotowych rozwiązań oczywiście, zabawy arduino, wykonanie na jego podstawie kilku prostych układów w...
Witam, zrobiłem licznik asynchroniczny mod 36 na JK i do końca nie działa jak powinien. Otóż na początku liczy od 0 do 35 i się resetuje, ale tu zaczyna liczyć od 6 do 35 znowu się resetuje i po raz kolejny liczy od 6 do 35 i tak już w kółko. Poniżej schemat, czy mógłby ktoś poprawić, albo chociaż wytłumaczyć mój błąd?
Przy modulo 5 trudno mówic o kodzie 8421 (raczej o naturalnym kodzie binarnym). Rozwiązanie: łączysz trzy przerzutniki "w szereg" tzn. wyjście pierwszego przerzutnika na wejście zegarowe drugiego i analogicznie wyjście drugiego na zegar trzeciego przerzutnika (dla JK sygnały J i K na "1" dla D wejście D na wyjście /Q). Masz układ licznika 3-bitowgo....
Witam! Jak stworzyć licznik mod 8 przy pomocy przerzutników JK oraz rejestr rejestr równoległo-szeregowy z przerzutników D to wiem ale odwrotnie to nie mam pojęcia. Przeczytaj jeszcze raz pytania czy dobrze je podałeś. Liczników mod x nie robi się przez dzielenie, tylko resetuje się je przy konkretnej liczbie. Licznik mod 8 liczy od 0 do 7 (3 bity)...
PANOWIE !!! Licznik modulo 4 liczy: 0, 1, 2, 3, 0, 1, 2 , 3 itd. I wymaga tylko dwóch przerzutników !!! W obu przypadkach to są po dwa przerzutniki połączone szeregowo: Clock -> CK0 Q0 -> CK1 W przypadku przerzutników D - robimy sprzężenia: /Q0 -> D0 /Q1 -> D1 W przypadku JK podajemy jedynki na wejścia J i K W przypadku użycia układów TTL (LS, HC,HCT)...
Patrz temat: licznik 8 bitowy binarny!!! Odpadają więc liczniki dekadowe!!! Zatem: 256 możliwych liczb, co daje 8 "zworek" do ustawiania zadanej liczby, dwa układy 74193, jeśli ma zapalać diodę czy załączać cokolwiek na wyjściu przeniesienia lub pożyczki zatrzask (latch) np 7474, a jeśli licznik ma "kręcić się w kółko" ilość razy zadaną przez liczbę,...
Witam, przecież masz błąd w układzie zerowania (asynchronicznego impulso-potencjałowego) na zamieszczonym przez Ciebie schemacie, co widać z daleka. Dioda z wyjścia pin-2 nieciągle utrzymuje potencjał "0 (jak na nim taki występuje) na wejściach zerujących pin-15 i wtedy licznik nie zlicza, ponieważ masz Pull-Up do plusa zasilania (utrzymywanie "1")...
Witaj , mogę Ci podpowiedzieć, poczytaj tutaj: możesz użyć tych kostek. wszystkie wejścia CLR kostek 7473 połącz ze sobą użyj układu 7410 do resetu 7473 po zliczeniu 14 impulsów zegarowych wykorzystując wyjścia Q z uładów 7473 i....... ....w końcu całego zadania nie mogę za Ciebie zrobić!
humm czyli skok powinien naprzykłąd być zrobiony na 14 przy ustawieniu wszystkiego na set ??? czy jak bo nie rozumiem?? Normalnie w liczniku rewersyjnym po stanie 0000 następuje stan 1111 (15) a Ty chcesz aby po stanie 0000 następował stan 1110 (14) czyli bo wykryciu stanu 0000 należy przerzutniki Q4 Q3 Q2 ustawić na reset a licznik Q1 na set.
Aż nie mogłem nie zwrócić uwagi: Wejście R0(1) resetuje pierwszy przerzutnik JK a R0(2) resetuje pozostałe. Gdzie ty na tym schemacie widzisz, że R01 je podłączone do 1-szego przerzutnika JK, a R02 do drugiego? R0(1) i R0(2) są wyprowadzeniami bramki NAND, podanie na tych wejściach '1' powoduje reset całego licznika. Pozdrawiam
Witam, od kilku dni staram się rozgryźć na czym polega projektowanie liczników jednak bez wyraźnych efektów, dlatego postanowiłem poprosic o pomoc. Zadanie polega na zaprojektowaniu licznika asynchronicznego modulo 18 z dwoma przeskokami. Do tego należy sporzadzic wykresy czasowe i narysować przerzutniki. Sety, resety oraz zbocza reagują tak jak zaprojektujemy....
Ten układ nie ma prawa poprawnie działać. Powstają "hazardy" na skutek czasów propagacji a co najważniejsze po doliczeniu do 8 zatrzyma się i bez resetowania nie będzie dalej liczył. Poniżej schemat w którym są elementy opóźniające. Aby ich ilość zmniejszyć zastosowany jest układ szeregowy przeniesień. Robienie takich liczników mija się z celem. Albo...
Witam! Mam do zaprojektowania na pracownie licznik z możliwością przełączania. Dla sygnału sterującego S="0" układ ma działać jako licznik mod5, a dla S="1" jako mod7. Narysowałem tabele karno, ale nie potrafię narysować układu resetującego ten licznik. Z góry dziękuję za pomoc :-)
Ja bym jeszcze (przynajmniej na próbę) ustawił pamięć synchronicznie z szyną procesora. W tej chwili masz procesor na 133 MHz, a pamięć na 166, czyli jako DDR333. Athlony XP na socket A niezbyt lubią pracę asynchroniczną ! Ustaw w biosie pamięć jako DDR266, czyli na 133 MHz.
Jutro zastosuje się do waszych poleceń i zobaczymy co z tego wyniknie. Jednak wydaje mi się że silnik asynchroniczny nie emituje dużych zakłóceń (chyba że jest zasilany z falownika) najbardziej "sieją" silniki komutatorowe z powodu iskrzenia między szczotkami a komutatorem. A napięcie przy włączaniu większych silników asynchronicznych jednak siada na...
ylko po co Tobie to wszystko, skoro wiesz jak 'zrobić' jeden i drugi licznik z licznika asynchronicznego liczącego do 12, czyli w technice TTL na układzie średniej integracji typu 7492, pytam retorycznie ... Do 12 to w/w liczy 'z urzędu', a do 7 to sobie pomyśl w jaki sposób jego "skrócić" - to są przecież podstawy Podstaw Techniki Cyfrowej ... Bez...
(at)mickpr Rysuje schemat w programie z 1988 o nazwie Laboratorium Elektroniczne firmy IIT. (at)whyki A mógłbyś mi powiedzieć gdzie znajduje się to wejście R bo ja w przerzutniku widzę tylko D, CLK, Q i ~Q. Z tego co czytam to ten przerzutnik nie posiada asynchronicznych wejść i tutaj jest cały problem.
Jest układ 7485, który porównuje dwie liczby 4-bitowe bez znaku (0..15), ma: wejścia dla obu liczb, wyjścia sygnałów A=B, A<B, A>B, i wejścia do łączenia takich układów dla większej ilości bitów; dajesz mu np. stan licznika jako A, wartość maksymalną jako B, na wejścia do łączenia H na A=B, L na A<B i A>B, na wyjściu A>B dostaniesz sygnał,...
VHDL to nie C++ - proponuje podejść do problemu bardziej elektronicznie, tak jak przy projektowaniu układów cyfrowych. Zaprezentowałeś kod który w ogole nie używa zegara(!!) - takie coś aż prosi się o błędy. Układy kombinacyjne są ok, ale bez zegara będzie ci to latać jak pepek z gumy, co wejdzie to wyjdzie, każda szpilka itd. Nie będziesz w stanie...
Witam. Założyłem temat, ponieważ nigdzie w internecie nie mogłem znaleźć odpowiedzi na to pytanie. Czy jest możliwe złożenie licznika asynchronicznego na przerzutnikach JK mod 7 opartego na metodzie podziału liczby tak aby liczył w górę albo w dół w kodzie dwójkowym? Bez używania resetu oraz bez dodatkowych bramek logicznych. Zależy mi na zdaniu ludzi...
Co znaczy "napięcie na Resecie"? To określenie mocno nieprecyzyjne. Zasadniczo, w układzie elektrycznym/elektronicznym zawsze i wszędzie występuje jakieś napięcie, czyli różnica potencjałów między dowolnymi dwoma punktami układu. No chyba, że układ nie ma żadnego źródła zasilania, to różnica ta wynosi 0 (co potocznie bywa określane jako brak napięcia)....
Mam problem z następującym zadaniem: Zaprojektuj licznik szeregowy liczący do przodu od 5 do 15. (JK) Narysowałem następujący schemat, który teoretycznie powinien liczyć od 5 do 15. Niemniej jednak, gdy licznik się już ustawi, to sekwencja liczenia wygląda następująco: 5-6-7-5-6-7 (5-6-7). Przy przejściu z 7 na 8 licznik resetuje się do początkowej...
Musisz popatrzeć, co robi bramka przy licznikach. Jej zadaniem jest zebrać sygnały z odpowiednich wyjść i wygenerować reset w odpowiednim momencie, tzw skrócenie cyklu liczenia.
Jak zajrzysz do danych układu 7490 to przekonasz się, że ma on dwa wejścia resetujące. Podłączasz je do wyjść o wagach 1 i 4. W efekcie po doliczeniu do 5 licznik ustawi się na 0. Licznik trzeba skonfigurować do pracy w kodzie BCD.
Można tak, że układ w stanie 0-1-0-1 (5 z normalnego BCD) poda Set na pierwszy i trzeci bit, oraz Reset na drugi, powodując przeskok do 1-0-1-1 (5 Aikena). A można tak, że poza normalnym połączeniem jak w liczniku binarnym do 16 (4-bitowym) w stanie 4 poda się sygnał zegarowy na 2-gi i 3-ci przerzutnik. Przerzutniki stosowane w licznikach powinny zmieniać...
Zadanie jest wybitnie akademickie. Wyraźnie widać, że jakiegoś z moich kolegów poniosła ułańska fantazja... Oczywiście to samo można zrobić 10 razy prościej, tylko po co... Najpierw prawidłowo połączyłbym te liczniki. Porównaj sobie młodszą cześć 7490 i młodszą 7493. Przy takim połączeniu pokrętnie wyjdzie to samo, co jeden 7493. Problem w tym, że taki...
Skonsultowałem to z prowadzącym, po dokładniejszym przejrzeniu mojego zadania stwierdził, że jednak rzeczywiście nie potrzebuję nic podłączać do RESET-u. Także temat można zamknąć, ale i tak dzięki.
Witajcie. Stworzyłem licznik synchroniczny modulo 16 w oparciu o przerzutniki D. Teraz moje zadanie polega na przerobieniu go na licznik mod 13 za pomocą zerowania synchronicznego . Jak zrobić za pomocą zerowania asynchronicznego to wiem. Ale w jaki sposób mam to wykonać zerowaniem synchronicznym? Rozumiem, że mam wykryć stan N-1 ale nie wiem z czym...
Przebiegi są rejestrowane w fizycznym układzie z wykorzystaniem bloków ILA, to nie jest symulacja. Rzeczywiście, w artykule wspomniano o układach Xilinxa i środowisku ISE – u mnie taki sposób nie działał, może zależy to od wersji ISE, może od czegoś innego, nie mam pojęcia. W każdym razie bardzo ciekawe. Co do konfiguracji symulacji, to też nie...
Witam! Zbudowałem sobie z przerzutnika wyzwalanego zboczem narastający przerzutnik wyzwalany zboczem opadającym, oto jego schemat: Następnie z tych przerzutników zbudowałem licznik asynchroniczny liczący od 0 do 15, schemat: Zamieniłem go w taki symbol: Gdy przeprowadzę symulację to zapalają mi się diody: x1,x2,x3 następnie x0,x1,x2,x3 a potem licznik...
Czesc, Mala dygresja do 'dobrego tonu'. Jestes pewien, ze wykladowca naciskal na uzywanie asynchronicznego resetu w FPGA? Moze odnosil sie do konkretnej rodziny ukladow jakiegos producenta? Reset w projekcie to zagadnienie globalne i nie ma jednoznacznej odpowiedzi na pytanie ktory uzyc. W wiekszosci przypadkow ktory zostanie uzyty jest wypadkowa co...
Zaskoczeń ciąg dalszy. Bramka na wejściach resetujących daje ciągle 3.5 sama z siebie, mimo że wcześniej ją testowałem i działała ok. Tym dziwniejsze że dla poprzedniej sekcji pomogła wymiana liczników. Oczywiście po raz n-ty sprawdziłem luty i połączenia, wszystko wydaje się być w porządku. wszystko mam z serii 4000 i 4500, zasilane z 5V. Odnośnie...
Czesc, Reset na liscie czulosci powinien byc ale tylko jak masz asynchroniczny reset. Jesli jest synchroniczny to nie powinien tam byc bo proces bedzie schedulowany na zmiane na oba sygnaly wiec bedzie sie wzbudzal w symulatorze za kazdym razem jak cos sie bedzie dzialo z resetem. Jak masz synchroniczny reset to zegar jest wystarczajacy. Zrobi sie co...
W jakim kodzie ma liczyć ten licznik? BCD czy binarnym? Bo jeżeli w BCD to z licznika 7490 najlepiej użyć 4 bitów, a on sam się wyzeruje po przekroczeniu stanu "9". Dzięki temu mamy już licznik cyfr jedności od "0" do "9". Wyjście QD tego licznika podłączamy do wejścia CLK licznika 7493, z którego używamy tylko 3 najmłodsze bity. Będzie to nasz licznik...
Witajcie moi drodzy Przedstawię tutaj mój sieciowy sterownik przekaźników kompatybilny z Home Assistant poprzez Tasmota HTTP. Sterownik oparty jest o PIC18F67J60 i dodatkowo oferuje m. in. odczyt temperatury, budzik, przyciski, niezależny panel WWW oraz szerokie możliwości konfiguracji. Wstęp Projekt powstał by lepiej zapoznać się z działaniem IoT...
Jeśli to ma być struktura syntezowalna to nie może być tam polecenia initial. Ogólnie wartości początkowe możesz ustawiać asynchronicznym resetem. Proces wówczas powinien tak wyglądać: always (at)(posedge clk or negedge rst) //reakcja na narastające zbocze begin //zegara lub niski stan rst if (~rst) licznik = 16'b0; else begin licznik...
Dobra, w takim układzie jak Twój stan wyjść w chwili t trafia poprzez układ kombinacyjny na wejścia w chwili t+1, czyli to co jest na wyjsciach determinuje co ma byc na wejściach. Q2-Q1-Q0 - D2-D1-D0 1-0-0 na wejscie ma trafic: 0-0-0 0-0-0 na wejscie ma trafic: 0-1-0 0-1-0 na wejscie ma trafic: 0-1-1 0-1-1 na wejscie ma trafic: 0-0-1 0-0-1 na wejscie...
Przeprowadzony eksperyment pozwolil na zbudowanie generatora na ww. przerzutniku po skorzystaniu z wejsc asynchronicznych set reset. połączenia: kondensatory między S i -zasilania oraz i R i -; oporniki równolegle z diodami skierowanymi do wyjść między Q i R oraz -Q i S warunkiem "zaskoczenia" generatora jest asymetria stałych czasowych dwu obwodow...
UNIKAJ X , jak w symulacji pojawi się gdziekolwiek, to opis układu jest d* warty.
Nie bardzo rozumiem o jakie rejestry Ci chodzi. Układy GAL, to nie FPGA, one są zaprogramowane "na sztywno" i nic się do nich nie wczytuje po włączeniu zasilania. Jeśli chodzi Ci o zainicjowanie przerzutników, to jak w każdym układzie sekwencyjnym, po właczeniu zasilania trzeba wykonać asynchroniczny reset. Zwykle w celu jego wymuszenia po właczniu...
zarowno vhdl jak i ise to nie moja bajka, ale moze przydadza ci sie takie ogolne uwagi: hmmm... spotykalem sie z opiniami aby unikac asynchronicznych sygnalow, ale reseta raczej pozwalano mi zostawic taki globalny reset to jakis 'guzik', ktory ma ustawic cala logike w dobrze zdefiniowany stan poczatkowy; naciskasz reset, F-F sa zerowane, zwalniasz reset;...
Jeśli używasz pamięci wewnętrznej FPGA to nie ma sensu używać stanu wysokiej impedancji. Zamiast 'bz możesz spokojnie przypisać 'b0. Poza tym nie musisz stosować multipleksera do sygnałów 'wdata' i 'adr'. Linie 'wpiszdane' oraz 'wpiszadres' mogą być podłączone do obu pamięci. Wybór bufora do zapiu będzie dokonywany przez wystawienie sygnału 'we0' lub...
D-FF z asynchronicznym zerowaniem, wyzwalany opadajacym zboczem CLK: process (CLK, KASUJ) begin if KASUJ='1' then --asynchroniczny RESET aktywny na '1' Q <= '0'; elsif falling_edge(CLK) then --CLK opadajace zbocze Q <= DIN; end if; end process; Synchronicznie ustawiany D-FF , clk - rosnace zbocze: process (CLK) begin if...
Witam ponownie. Cos duzo tych zadan z cyfrowki dostales na Swieta :-). Licznik zliczajacy w naturalnym kodzie dwojkowym modulo 13 (zakladam, ze liczy w gore) robi sie bardzo prosto. "Modulo N" oznacza ilosc stanow licznika. Ma byc 13? Tzn najprosciej gdy zlicza od zera QDQCQBQA=0000 az do QDQCQBQA=1100 - w sumie jest wiec 13 stanow. Gdy pojawi sie stan...
Połacz szeregow 4 przerzutniki JK. Kazdy przerzutnik w tzw. "dwojke liczaca. Na pierwsze wejscie CLK przerzutnika daj zegar, kazdy nastepny przerzutnik pobiera sygnal na CLK z poprzedniego wyjcia Q albo /Q przerzutnika. W zaleznosci od tego na jakie zbocze sa aktywne wejscia CLK mozesz liczyc w gore albo w dol. Wejscia JK polacz do tzw jedynki logicznej,najczesciej...
Problem leży w tym że w Spartanach nie istnieją żadne zasoby (rejestry na których mozna zrobić licznik) które mają wiecej niż jedno wejście reagujące na zbocze. Możliwe rozwiązania: (założyłem że chodziło tobie o zwiększanie licznika sygnałem RAM_CLK a zerowanie sygnałem RAM_WR, bo Twój przykład jest jakby trochę z błędem, brak uzycia sygnału RAM_CLK)...
Co prawda dopiero rozpoczynam swoja przygode z vhdl'em, ale postaram sie Ci pomoc. Patrzac na Twoj kod sadze, ze troche zle sie do tego zabrales. Nie jestem pewien jak zachowa sie ten process po syntezie, gdyz nigdy sie z taka konstrukcja nie spotkalem. Podejrzewam, ze wynikiem tego kodu moze byc proces realizujacy tylko przypisania z pierwszej wersji...
Olaboga ale syf mialem teraz zauwazylem. faktycznie, ale druga wersja nie jest lepsza. nie wiadomo od czego zaczac... taki 'syf' - uzywajac twojej terminologii; 1.zapis [syntax=verilog] always (at)(posedge clk or negedge reset)[/syntax] oznacza, ze jeden z sygnalow jest zegarem dla synchronicznych przerzutnikow, drugi asynchronicznym zerowaniem/ustawianiem...
To układ potrzebuje aż 32 elementów Czy ktoś wie z czego może wynikać aż tak duża różnica? pewnie w logu syntezy jest informacja co zostało wyoptymalizowane i dlaczego; w pierwszym przypadku CD4017_wyjscie <= (others => '0') rejestr CD4017_wyjscie jest zawsze "0000" wiec kompilator go usunal i cala logikę, która od niego zależy, w drugim rejestr...
Wydaje mi się że rozwiązanie powinno wyglądać tak, jednak wolałbym żeby ktoś jeszcze potwierdził że nie mam tam jakieś pomyłki. Przyjąłem dodatkowe założenie: -jeśli nastąpiło uaktywnienie PIR, za chwile pojawił się sygnał od drzwi i jednocześnie sygnał od PIR zniknął to alarm się nie włączy. Cały układ należy taktować sygnałem zegarowym, myśle że kilkanaści...
Przerzutnik "D" wyzwalany narastającym zboczem zegara (wejście 1). Wejscie 2 podane na asynchroniczny reset (aktywny niski poziom)
modul komunikacji z lpt jest zrealizowany na prostej maszynie stanów, która odpowiada za handshake EPP, co pewien czas zdarza sie ze maszyna sie 'blokuje' - przestaje reagowac na zmiany sygnalow wejsciowych ;), oprócz tego jedno wejscie jest sygnalem asynchronicznego resetu - po podaniu resetu maszyna rusza i dziala dalej.
Można w kodzie VHDL łączyć takie procesy, jak opisany wyżej oraz zwykłe funktory logiczne, przykładowo kod : y <= a and b; Opisuje bramkę AND z wejściami a i b i wyjściem y. Proces, który zawiera, jak powiedziałeś, zmienne. Jednakże są one zadeklarowane w postaci signal i są typu std_logic_vector, czyli całość zostanie przez syntezer zinterpretowana...
nie podoba mi się: dzielnik_001Hz : process (CLK_50MHZ) begin if rising_edge(CLK_50MHZ) then counter <= counter + 1; if (counter = "111101000010010000") then CLK_001HZ <= not CLK_001HZ; counter <= "000000000000000000"; end if; end if; end process; nie sprawdzałem tego, po dokładnej analizie może...
wyczyściłem trochę kod, żeby nikogo nie mylił i załączam zrzuty ekranu debuggera (w momencie wejścia w miejscu "usartt"). Wg mnie jest niby ok. .include "m8def.inc" .def temp= r16 .EQU SYSCLK = 1000000; częstotliwość pracy ; CKSEL(3..0) = 0001 (domyślnie dla wewn. oscyl.) ; uwaga: ptaszek w ponyprog oznacza 0 ; 0010 - 2MHz,...
Witajcie. Złożyłem układ według tego schematu (tutaj inny procesor i kwarc): Zaprogramowałem Atmegę: [syntax=asm].nolist .include "m162def.inc" .list .listmac ;***************************************... .def Ilosc_l = r17 .def Ilosc_h = r18 .def Ilosc_d = r19 ;***************************************... .cseg .org 0x0000 rjmp Reset ;***************************************...
74HC74 możesz zamienić na 4013. Różnica polega na tym, że 74HC74 ma zanegowane wejścia asynchroniczne (SET/RESET). Zamień C2 z R4. 74HC14 to przerzutnik Shmitt'a i w tym układzie musi zostać. Spróbuje coś wyskrobać na 4538.
Wprowadzić uC w tryb POWER_DOWN możesz zawsze, tylko jakie będą tego efekty, jak mówi datasheet: -zatrzymywany jest oscylator zewnętrzny - z trybu tego uC może zostać wybudzony poprzez zewnętrzny reset, reset od watchdoga oraz reset od układu Brown out detector,zewnętrzne przerwanie od INT0/INT1 - Ten tryb uśpienia w zasadzie zatrzymuje wszystkich generowanych...
W takim razie użyj przerzutników z wejściami asynchronicznymi (Set i Reset). Niestety ja znalazłem tylko takie układy scalone, w których znajdują się max 2 przerzutniki, co zmusza do użycia conajmniej 4 układów w twoim przypadku. 74109
jesli sc na N cykli, potem je zamyka i odczytuje wartosc na swoim wejsciu data Hmm, wydawalo mi sie, ze zastosowalem tylko sugestie dot. zbocza opadajacego. Czy móglbys prosze wyjasnic mi te róznice? wersja 1: always (at)( posedge sck) /.../ if(bitcount== N-1 ) data = tmp_data; wersja 2: always (at)( negedge sck) /.../ if(bitcount == (N) ) data <=...
Mój algorytm działania działa tak: S0: przy każdym cyklu zegara idź do S1 S1: jeśli sygnał X to S0, jeśli nie S2 S2: jeśli sygnał X to S0, jeśli nie S3 S3: przy każdym cyklu zegara idź do S0 Dla każdego stanu S0-S3 istnieje kombinacja sygnałów wyjściowych. Zegar to wejście (inne niż sygnał X), umownie przycisk monostabilny. Jest to algorytm typowo stanowy,...
Uklad generuje 8 razy wiekszy czas od wejscia kluczujacego ok 125 ms niskim stanem /.../ jak ustala sie wpisy w rejestrach tim1-output ma 8*enable to, co ja widze w kodzie: w rejestrze data jest zmierzona dlugosc wysokiego poziomu wejscia enable ; w rejestrze data_obr_min jest wartosc data podzielona przez 8; licznik rejestr odmierza czas, w ktorym...
Najprościej zrobić asynchroniczny reset, kiedy licznik osiąga stan 12 a więc bramkę podłączasz do Qd i Qc
zasilaną 3 paluszkami AAA wykorzystującą diodę CREE GP-G3. Kilka uwag tak na szybko. To jest przetwornica boost, więc stosowanie jednej diody LED z Uf ok. 2,7V jest bez sensu przy zasilaniu 4,5V. Rejestr nie osiągnie stabilnego stanu Q3=1 bo to wyjście jest połączone do asynchronicznego resetu. Dlatego tranzystor Q3 nie będzie nigdy wysterowany. Sugerowane...
piotr_go dzięki za dobre chęci ale niestety dalej nic. Skorzystałem z Twojej podpowiedzi z drukarką i nawet odinstalowałem cupsys (przy okazji nie wiem dlaczego ale wysypał się xserver i dlatego dopiero teraz odpowiadam) i nic nie pomogło. Zrobiłem jeszcze kilka prób: - wylączyłem komputer - zegar działa, zalączyłem na nowo, zegar się resetuje ( w...
Najgorsze jest to że mam wiele wersji tego kodu. na początek przedostatnia wersja przetestowana w realu już wielokrotnie. ----------------------------------------... library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Wszystko is Port ( Master_CLK : in STD_LOGIC;...
Wstęp Systemy wideo, niesamowicie popularne w urządzeniach na rynku konsumenckim, zdobywają coraz większe uznanie w urządzeniach użytkowanych w aplikacjach przemysłowych, na rynku motoryzacyjnym i w systemach automatyki przemysłowej. Wzrost udziału tych systemów w wymienionych aplikacjach związany jest mocno z wprowadzeniem standardów HDMI oraz z zwiększoną...
:) Tak gwoli jeszcze ścisłości jeżeli masz taki kod [syntax=verilog] if(cs_rising_edge) data <= tmp_data; [/syntax] to istnieje prawdopodobieństwo stworzenia Latch'a czyli przerzutnika reagującego nie na zbocze, ale na stan logiczny - ogolnie laczy sie unika, opozniają propagację sygnałów w chipie. Tutaj cię ratuje to, że masz powyżej posedge od...
Dzień dobry! Będąc zespołem młodych, zmotywowanych ludzi w ciągu roku zbudowaliśmy robota serwującego drinki oraz zaprojektowaliśmy proces jego wytwarzania. Wymagania jakie sobie postawiliśmy na początku: - dokładnie odmierzane proporcje składników - ma pasować każda popularna szklanka i butelka - powinien dać sobie radę z sokami, alkoholem, mlekiem,...
Już nieaktualne, automat zaprojektowałem jako synchroniczny taktowany zegarem i daje się go zsyntezować bez problemu. Tzn mam pewną nieścisłość, umieściłem na liście wrażliwościowej sygnał RST i najpierw sprawdzam RST a potem CLK, ma to działać jak reset asynchroniczny. Niestety mimo że moje scalaki mają makrocele z resetem i setem asynchronicznym zawsze...
Tak się złożyło, że siedzę ostatnio troche nad pewnym projektem w VHDL-u i mam problem z ustaleniem gdzie jest bład w kodzie. Ogólnie soft wydaje się poprawny, poszczególne bloki jak licznik i mux działają (testowane oddzielnie) ale komparatory nie wystawiają deklarowanych stanów logicznych (na wszystkich 3 występuje identyczny podział). A więc w czym...
Dobrze, że kolega J.A to zauważył. Chcesz zbudować proces synchroniczny, trzymaj się tej prostej regułki. To jest dobrze: if (clk'event and clk='1') then --tutaj umieszczamy wszystko, bez wyjątku end if; To jest źle: if (clk'event and clk='1') then -- proces synchroniczny end if; if (x=500000) then -- ???, nie synchronizowane...
HD Sentinel pokazał takie rzeczy: Informacje systemowe ---------------------- Wersja Windows . . . . . . . . . . . . . . . . . : Windows 7 Home Premium Personal Typ CPU & Szybkość #1 . . . . . . . . . . . . . : AMD Athlon(tm) II X2 255 Processor, 3113 MHz Typ CPU & Szybkość #2 . . . . . . . . . . . . . : AMD Athlon(tm) II X2 255 Processor, 3113 MHz...
Nie rozumiem dlaczego AVR ma podczas resetu generować "jakieś" dziwne stany - co prawda w AVR - ach nie siedzę - ale z tego co do tej pory wyczytałem to uP ustawia podczas res. stan jako wysokiej impedancji. - I raczej reset portów jest asynchroniczny.
Witam wszystkich serdecznie ! Oto kolejny zegarek z wyświetlaczami LED oparty na ATmega8. Znowu ?? Tak, a czemu nie. Konstrukcja powstała jako odpowiedź na zapotrzebowanie na naścienny zegarek z dużymi cyframi widoczny w nocy. Wymiary całości to 180x70x18mm. Zegarek wyświetla tylko godziny i minuty, mruga dwukropkiem oraz posiada automatyczną regulację...
A który kod symulujesz: ten if reset = '1' then tmp <= "0000"; wy <= '0'; elsif clk'event and clk = '1' then if enable = '1' then tmp <= we; else tmp <= tmp ( 2 downto 0 ) & '0'; end if; wy <= tmp(3); end if; czy ten if reset = '1' then tmp <= "0000"; elsif clk'event and clk = '1' then if enable...
Rozwin temat.... Podaj za przeciw... Na dobra sprawe przy zegarze 25MHz albo w granicach to bez roznicy ale przy mniejszych to jest. Dlatego uzasdnij. niebezpieczenstwo asynchronicznego resetu nie jest zalezne od czestotliwosci zegara; w pewnym skrocie sprawa przedstawia sie tak: sygnal reset ustawia sie w stan aktywny input reset_asynch; reg reset_synch;...
Hejka Panowie, Dorzuce cos dosc waznego, co wlasnie odkrylem. Moja karta graficzna generuje INT w/g specyfikacji jakie wyczytalem z konstrukcji Harlequina. Cale szczescie kostka, ktora generuje INT ma mozliwosc ustawinia pinu na otwarty kolektor, To "oczywista oczywistość" aczkolwiek Intel twierdził inaczej. Dla nich INT to opadające zbocze co powoduje,...
Niestety są kolejne problemy. Te dwa kondensatory 100nF znacznie poprawiły stabilność, ale wciąż zdarza się, że po uruchomieniu licznik dziesiątek godzin nie wyświetla nic, albo godziny zerują się po 13... albo po wyzerowaniu licznik dziesiątek godzin wyświetla jednocześnie zero i dwa. Wyświetlacze nadal potrafią zgłupieć... Najczęściej zdarza się,...
Racja racja czyli jeżeli są WSZYSTKIE wejścia w liście czułości to jest on kombinacyjny. A jak niema chociaż jednego to już nie. To chyba nie jest właściwy wniosek. Wydaje mi się, że powinno się raczej to ująć tak: 1. Proces w języku VHDL, używając poleceń sekwencyjnych, może opisywać zarówno układ kombinacyjny lub sekwencyjny. 2. Układ synchroniczny...
Piotrze, a spróbuj jeszcze zamiast: always dać always (at)(*) Bo u mnie np. przy generacji schematu RTL wywala błąd E:/Alagner/Dokumenty/Lattice/liczniki/li... ERROR: (ST-6002) Always Block 'licznik_uniq_1.always' does not have a delay or sensitivity list, possible simulation hang. E:/Alagner/Dokumenty/Lattice/liczniki/li... ERROR:...
Komputer działa stabilnie, poza jedną, może nieistotną drobnostką. Pracuje na 166 FSB i podczas grania w niektóre gry komputer się resetuje. Problem znika, gdy obniżę FSB do 165, lecz jest to tryb asynchroniczny i nurtuje mnie ta drobnostka. P.S. Przed założeniem tego tematu też tak miałem.
Witam, Moze rzeźba to za dużo powiedziane, sami oceńcie. Dwa miesiące, pełno rezystorów, kondensatorów, układów scalonych itp. później "Robot" jest przyklejony do starego procesora (chyba AMD), w pozycji klęczącej/ modlącej. "Robota" trzeba włączyć o godzinie 12:00 lub wcisnąć reset. Żyje dzięki pastylce 3V (CR2032). Pomiędzy 8:00 a 22:00 co godzinę,...
Witajcie. Dalej mam podobny problem. Używam STM32F407. Posiadam staram się obłużyć 3 różne USARTY (USART1, USART3 i UART4) wszystkie pracują w trybie asynchronicznym. Pod te usarty podpięte są następujące urządzenia: -USART1 - GPS z protokołem NMEA wysyłający dane co 1 sekundę -USART3 - datalink łączący płytkę z STMem z komputerem. -UART4 - akcelerometr...
Wszyscy chcemy, aby nasze układy FPGA były niezawodne w swoim docelowym środowisku pracy. Szczególnie, jeśli układ taki pracuje w krytycznej dla bezpieczeństwa sekcji urządzenia. W takich aplikacjach musimy przyjrzeć się bliżej nie tylko całej architekturze zakodowanej w FPGA, ale także szczegółom realizacji tej architektury i detalom podczas projektowania...
Albo zrobić to flagami. Rozwiązań jest wiele. Sam proponowałeś rozwiązanie z flagami? robiw Mozna z flagami. Usypiamy procka ale, gdy przycisk naciiśnięty zstanie wybudzony. Sprawdzamy flagę, stan przycisui i usypiamy, Sprawdzanie flagi jest potrzebne aby stwierdzić czy przed uspieniem przycisk był zwolniony czy nie, jak nie to uspienie, jak był zwolniony,...
W zasadzie to dwie różnice ;) Chociaż próbowałem też z tymi klamerkami po while(1). Faktycznie, nie zwróciłem uwagi na typ użytej zmiennej w pętli i jej przepełnienie :D Teraz działa jak należy. Natomiast i tak problemem będzie brak możliwości implementacji tego do attiny. Druga rzecz; próbowałem tego resetowania softowego z użyciem void(* resetFunc)...
Jest jednak szczegół, który może być istotny, mianowicie gdy do powerbanka nie jest podłączone znaczne obciążenie, jego przetwornica się wyłącza (granica to jakieś 100mA). Sprawdziłem, że maksymalna oporność, jaką należy zewrzeć + i - w gnieździe USB, aby przetwornica się uaktywniła, to 4.7kΩ (10kΩ już nie działa). To jest osobny sporny problem z zachowaniem...
Witam! Przepraszam, że tak późno - dopiero dziś kombinowałem i rysowałem. Tu masz asynchroniczny, jak chciałeś na JK i NAND-ach. "Dedykowany" pod 7473 itp. Wyjściami licznika są wyjścia proste: A, B, C, D. Pamiętaj, że 7473 (i inne JK_Master Slave) zatrzaskuje stan wejść przy dodatnim zboczu, a wyjścia zmienia przy ujemnym (musi wystąpić pełny impuls...
Witam, dotarłem do etapu pracy, w której przeprowadziłem analizę czasową. Niestety jak to zwykle bywa układ nie działa tak jak powinien. Ustawiłem ograniczenie globalne dla linii zegarowej, po wielu zmianach układ udało mi się tak dopasować aby ISE nie zwracało błędu 'time constrain validation'. W moim mniemaniu oznacza to, że opóźnienie na wszystkich...
Zarys. AVRy to sympatyczne uC (mikrokontrolery) firmy znanej chyba wszystkim z produkcji legendarnej "51" z pamięcią Flash - . Rodzina ta należy do procesorów RISC - choć lista rozkazów jest dość rozległa Smile. Większość rozkazów wykonują w JEDNYM takcie - w przeciwieństwie do np. 12 taktowych MCS-51. Dodatkowo posiadają mechanizm pipeline czyli przetwarzania...
Tylko że kondensator zmniejszy maksymalną częstotliwość pracy układu mam rację? Wpadłem na lepsze rozwiązanie a mianowicie urządzenie 'Power-on reset' przy włączeniu układ jest resetowany impulsem, aby potem już w trybie pracy każda bramka była w stanie ustalonym tak jak to jest w mikrokontrolerach. Pozdrawiam Liczyłem na tą "wpadkę" :) Po to jest...
Witam Jakiś czas temu przeglądając układy w szufladzie znalazłem 74150N. Może nawet z CEMI. Układy pochodzą z czasów kiedy byłem jeszcze uczącym się głąbem, składającym proste układziki. Np zasilacz na LM, jakieś diody LED na rejestrach itp. Miał to być jakiś selektor do syntezy częstotliwości. Pomijając że generalnie idea i tak pewnie by nie działała,...
Przede wszystkim PCINT wymaga większego nakładu programowego. Przy włączonych wielu źródłach danego przerwania PCINT trzeba analizować, który pin zgłosił przerwanie i w jaki sposób się to odbyło (które zbocze). PCINT jest niżej w hierarchii przerwań, zatem na obsługę tego przerwania trzeba czasem dłużej poczekać (w zależności od konstrukcji programu)...
Witajcie, muszę stworzyć w SystemC UARTa a dokładniej mówiąc część RX z niego. Od kilku dni kopię po internecie jak krecik z bajki i jedyne co wykopałem to wielką stertę śmieci... Szukam kodu w SystemC (lub czymś innym co mógłbym przerobić). Znalazłem kilka lecz wszystkie albo nie działały, albo nie miały sensu, albo symulacja się krzaczyła i pokazywała...
W planie termostat sterowany poprzez okna dialogowe,przyciski na webserwerze według takiego schematu działania: -Zegar pokazujacy Aktualna Temperature z czujnika -Zegar do Zadawania temperatury -Zintegrowany Timer z biblioteka PID,gdy ustalam temp zadana timer się włącza -Zintegrowany przekaźnik z czujnikiem temperatury i biblitoteką PID i timerem -Jeden...
łohoho, mam zmieniarke cdx-51 sony (sterowanie unilink), chcę sterować nią z mikrokontorlera. Data i clockn przypominają mi magustralę i2c. Czy tak jest w rzeczywistości, czy mozna użyć procedur i2c do sterwania unilink? Unilink(...)jest oparty na transmisji asynchronicznej typu rs i można bezpośrednio wykorzystać sprzętowy uart uC Hmm, RS? Data i clock...
nie znam się co prawda na Verilogu, ale kolega J.A miał na myśli (a może się myle :) że proces albo jest asynchroniczny albo synchroniczny, tzn jeśli na liście czułości znajduje się 'clk' to nie ma prawa tam być nic innego, stąd przypuszczam że będzie to wyglądać mniej więcej tak: always (at) (posedge clk) begin if (reset) count <=...
może teraz czytelniej: void uart_open(void) { SREG_Bit7 = 0; //globalne zadblokowanie przerwan UBRR0H=0;// starsza cześć, // ustawiam prędkość 9600 dla zegara 8MHz UBRR0L=71;// młodsza część// ustawiam prędkość 9600 dla zegara 8MHz UCSR0C=0x06;UCSR0B=0x18; // transmisja asynchroniczna, jeden bit stop, ramka 8 bit SREG_Bit7 = 1; //globalne...
Witam. #1 - może Kolega sprawdzić ,,view RTL schematic'' i ,,technology schematic'' w ISE (przypuszczam, że jeśli Xilinx to i ISE). Jak nie będzie miał kolega wniosków, to może tu wkleić obrazki. Teoretycznie - czyli w symulacji behawioralnej jest dobrze. #2 - proces reaguje na zmianę SPI_Action - sygnał, który (albo z nadania Kolegi albo kompilatora)...
Cieszę się, że ci to działało, ale wystarczy zaglądnąć do noty procesora i zrobić parę prosty obliczeń, żeby przekonać się, że ci USART taktowany wewnętrznym generatorem w ATMega działał wyłącznie przez przypadek. Tak na szybko ja znalazłem dwa przykłady obliczeń: Stabilność oscylatora RC rzędu 1% wydaje się aż za nadto dobra w komunikacji z komputerem...
Cześć, próbuje zrobić licznik szeregowy modulo 13, liczący w górę z wykorzystaniem przerzutników D. Jednak po odpaleniu symulacji nie następuje nigdzie reset z 12 do 0 - po osiągnięciu 12 już nigdy nie zmienia się wartość. Tutaj są moje tablice. Kolumny są ponumerowane w ten sposób: DCBA, gdzie 7 = 0111 Mała poprawka, w kolumnie A jest: A'D' + A'C'D....
Jedyne co mi przychodzi do glowy to to, ze watchdog resetuje procka w polowie wysylania konkretnego bajtu. W wyniku tego rozpada sie synchronizacja miedzy kompem a procem i komp odbiera polowe poprzedniego bajtu i polowe nowego (niekoniecznie dokladnie polowe, moze byc np 2 bity i 6 bitow albo kazda dowolna inna konfiguracja. Moze tez odbierac kawalem...
1. Ten przycisk nie stworzy dodatkwej logiki w moim procesie, to bedzie set na przerzytnikach. Dodawanie linii typu cos <= cos nie ma sensu bo i tak narzedzie syntezy to wyrzuci, polecam czytanie logow z syntezy, sa pouczajace ;-) 2. Reset i zegary to podstawa ukladu, jesli masz zle zaprojektowany reset ukladu lub/i zle rozdzielone domeny czasowe...
"]Jak na moje oko to program robiący syntezę "dał cienia" nie sadze, kompilator xilinx to stara, doswiadczona marka; to jest temat na wielogodzinna dyskusje z teoretykami symulacji i syntezy, jako praktyk powiem tyle: vhdl powstawal w czasach, gdy jeszcze fpga nie bylo na swiecie, powstal jako jezyk do modelowania wlasciwie czegokolwiek, niekoniecznie...
W przerzutniku JK są zawarte dwa przerzutniki RS rozdzielone bramkami. Gdy CLOCK=1 to sygnały z wejść J i K ustawiają pierwszy przerzutnik tzw. master (pan) Gdy CLOCK=0 to sygnały z wejść J i K są odcinane od pierwszego przerzutnika a do jego wyjść jest podłączany przerzutnik wyjściowy SLAVE (niewolnik), który zapamiętuje stan tego wewnętrznego przerzutnika....
Niewidoczne zasilanie i masa maxa232 są podłączone. A tak jest zaprogramowany moj PIC (probuje wysłac narazie pojedynczy znak): #include <p18f2620.h> #include <stdio.h> #include <stdlib.h> #include <adc.h> #include <usart.h> #include <pconfig.h> #include <portb.h> #include <delays.h> #pragma config WDT...
Witam.... na ćwiczenia laboratoryjne z techniki cyfrowej dostałem za zadanie stworzenie programu realizującego funkcję przerzutników RS, JK, D i T ( posiadających wejścia ustawiające i resetujące ) w programie WinCupl. Nie mam pewności czy stworzony przeze mnie program po zaimplementowaniu do układu GAL 16V8 przez programator LABTOOL-48XP będzie działał...
łał :) Super opis - co prawda wszystkiego się domyślałem i upewniałem przy próbach uruchomienia. A jak wygląda dokładniej ta praca asynchroniczna - technicznie wiem tylko programowo jak to obsluzyc. Drugi obecnie problem to wieszanie się / resetowanie mojego programu. Troszkę go zmodyfikowałem obecnie ma on postać: // Testowanie timera 2 #define F_CPU...
/.../zeby licznik liczył nieprzerwanie i był resetowany, jeżeli na opadającym zboczu nCS zmienna data = '0'/.../ zapewne funkcje ktora chcesz zrealizowac, mozna napisac bardziej zgodnie z zasadami sztuki, asynchroniczne zerowania, ustawiania niosa ze soba niebezpieczenstwo blednego dzialania; nie polecalbym takiego rozwiazania, ale jak mozna to zrobic...
Atmega128 zapewnia następujące elementy: 128K bajtów wewnętrznej programowalnej pamięci typu FLASH z dopasowaniem odczytu podczas zapisu, 4K bajty EEPROM, 4K bajty SRAM, 53 linie wejścia/wyjścia, 32 robocze rejestry, Licznik rzeczywistego czasu(RTC), cztery liczniki z trybami porównywania i PWM, dwa USART, bajtów zorientowany dwu-kablowy równoległy...
Ludzie... Poprawiłem ten błąd, to była literówka przy wpisywaniu na forum. W programie było dobrze. Tu poprawiony kod, dalej zachowuje się tak jak opisałem na początku. #include<avr/io.h> #include<avr/interrupt.h> volatile int b=20; volatile char key; ////////////////////////////////////////...
tak wyglądają błędy podczas kompilacji tu natomiast wklejam kod który pozmieniałem, a nie wiem czy dobrze ; Prosty program boot loader-a dla interfejsu RS-232 ; Rafał Baranowski (C) 2004 //**************************************... /* * Modyfikacja programu bootloadera: * inż. Tomasz Sklenarski * e-mail:...
Witam, Mam następujący problem. Buduje sobie lokalizator. Przez USART0 komunikuję się z GPSem (GPS wysyła dane co 1s) i tu komunikacja przebiega jak należy. Natomiast przez USART1 komunikuję się z GSMem. W tym przypadku wysyłanie działa poprawnie, natomiast odebrane dane zawierają tylko dwa pierwsze i dwa ostatnie znaki. Sprawdzałam procka RealTermem...
Chciałbym zapytać o poprawność zapisu 1. narastające zbocze, clear asynchroniczny stan niski, set synchroniczny stan wysoki 2. opadające zbocze, clear synchroniczny stan wysoki, set asynchroniczny stan niski Czy to będzie tak: 1: architecture T of T is signal q_reg: std_logic; signal q_next: std_logic; begin process begin if (clk'event and clk = '1')...
Specyfika tego mikrokontrolera, zmusza Ciebie do zastosowania Timera2 w trybie asynchronicznym, a mikrokontroler powinien być taktowany wewnętrznym generatorem RC, czyli tak jak radzi kol. wyżej. Przy takim rozwiązaniu korzystać możesz ze specjalnego trybu oszczędzania energii: POWER SAVE. Niestety nie da się w tym mikrokontrolerze taktować kwarcem...
Witam. Przedstawione rozwiązanie powstało z myślą o zdalnym (radiowym) sterowaniu modelem samochodu. Umożliwia płynne regulacje: kierunku (lewo/prawo) oraz prędkości ruchu (przód/tył). Rozkaz typu "włącz/wyłącz" pozwala np. uruchamiać sygnał dźwiękowy (klakson) lub włączać światła. Spośród innych opisanych na Forum prezentowany projekt wyróżnia się...
Tom RealTime Akurat mam Telit-a GL865. Komunikacja wygląda tylko na zasadzie zapytanie-odpowiedź, jedyną sytuacją jest połączenie przychodzące i ewentualnie dane GPRS które przychodzą asynchronicznie. Program piszę bez żadnego OS-a. Z mojego punktu widzenia wykorzystanie DMA może być problematyczne ponieważ nie mam stałej komend wysyłanych do modułu,...
jeszcze nie tak szybko z tą publikacją gdyż teraz mam drobny problem z odbiornikiem. Niby działa ale po pierwsze ta adaptacyjna zmiana podświetlenia powinna być płynna? U mnie praktycznie albo świeci na maxa albo lekko, tzn są tylko dwa stopnie świecenia + wyłączony. To jeszcze nie tak źle, bo gorszy jest alarm. Próbuję rozwikłać jak działa to w programie...
Mam zadanie o treści: 3-bitowy rejestr przesuwny z równoległym synchronicznym wpisem informacji Schemam ma być przy użyciu przerzutnika typu D Tutaj moje rozwiązanie: Pytania: Czy poprawnie jest to rozwiązane bo nie jestem do niego przekonany? Nie, równoległy synchroniczny wpis informacji oznacza, że masz mieć trzy wejścia danych oraz sygnał wpisu...
Dodatkowa informacja jeśli chodzi o tryb power down. Popracowałem znowu trochę ostatnio i podaję na tacy pewne fakty które ustaliłem: Aby maksymalnie zbliżyć się do deklarowanych <0.1uA w trybie Power Down należy: 1. Uważać aby nie mierzyć prądu zasilającego procek przy podpiętym programatorze, część prądu może "konsumować" sam programator, oczywiście...
Dzień dobry, chciałbym opisać zegar szachowy mej konstrukcji. Pomysł zbudowania takiego zegara zrodził się w mej głowie, kiedy w okresie zainteresowania mikrokontrolerami chciałem stworzyć coś, co będzie sterowało wyświetlaczem LCD. Nie chcąc kopiować oklepanych pomysłów typu wyświetlenie napisu "hello world" czy zwykły zegarek, postawiłem na konstrukcję,...
Tu masz rysunki wyjaśniające obie idee skracania cyklu licznika. Synchroniczny (CLK - przebieg wejściowy, A52 - asynchroniczne, kombinacyjne wykrycie stanu 52, RST - synchroniczny reset licznika na wyjściu przerzutnika D, stan - stan licznika, zliczona liczba): Asynchroniczny (CLK - przebieg wejściowy, A53 - asynchroniczne, kombinacyjne wykrycie stanu...
Często posiada również asynchroniczne wejścia kasujące R (Reset) i ustawiające S (Set). Programowo asynchronicznie ustawione 0 na wyjściu Q i 1 na not Q: Na wyjściu ciągle masz 0 bez względu na liczbę inwerterów. edit źle napisałem, na pr jest 1 więc jest nieaktywny, będzie więc tak jak w poście wyżej, swoich wypocin nie usuwam, żeby nikt nie pomyślał,...
Od kilku lat programuję 8-bitowe mikrokontrolery AVR i przez ten czas zdobyłem trochę wiedzy na ich temat. Poniżej znajduje się kilka ciekawostek o tych układach. Jeśli znacie jakieś inne interesujące informacje, to piszcie. Najnowsza wersja artykułu jest również dostępna na mojej stronie: 1. Rozpoznawanie wersji (rewizji) Wersja (rewizja) mikrokontrolera...
dostałam zainfekowany komp ze sklepu?;/ bo od poczatku mam ten problem. wiem ze to nie jest komp do gier, ale nie da sie wykonywac podstawowych czynnosci... poza tym kazda z gier dawala rade na naprawde starszych/slabszych kompach.... faraon jest chyba z 98 roku i naprawde nie ma wymagan sprzetowych ;) wrzucam to co wyszlo Rezultaty skanu uzupełniającego...
Skąd reset, chyba jasne: czas propagacji przerzutnika, dłuższy, niż pojedynczej bramki, powoduje, że przez moment na wyjściach a, b, c, d, po 8 pojawia się 15, co powoduje zerowanie trzeciego licznika. Nota bene: dwóch pierwszych przerzutników (a, b) nie musisz ustawiać. One, nawet ze skrótem liczą sobie 4-3-2-1-0-4, w niezakłóconym rytmie. Pytanie,...
Rezultaty skanu uzupełniającego Farbar Recovery Scan Tool (x64) Wersja: 09-11-2021 Uruchomiony przez wikto (13-11-2021 21:35:41) Uruchomiony z C:UserswiktoDownloads Microsoft Windows 10 Home Wersja 21H1 19043.928 (X64) (2021-11-10 19:59:54) Tryb startu: Normal =================================... ==================== Konta użytkowników:...
Przygotowując się do egzaminu z Techniki Cyfrowej, trafiłem na następujące zadanie: Zaprojektować asynchroniczny licznik modulo 204 w NKB metodą skracania zakresu, używając asynchronicznych liczników modulo 8 (liczących w NKB) i bramek logicznych. Wskazane liczniki składowe mają: asynchroniczne wejście zerujące aktywne poziomem wysokim i wejście zegarowe...
ja mam ecesa i jest ok ale do choler.... jak ja kupowaliscie to trzeba było sie zapoznac z recenzjami w necie - pewnie jeszcze teraz sa na niekturych stronach i wyraznie jest podkreslone ze sie zawiesza resetuje i traci ustawienia w biosie jakkkkkkkkkkkk zasilacz jest ponizej 300wat albo magistrala chodzi na 133mhz albo pamiec jest taktowana asynchronicznie...
Temat całościowo jest dość obszerny i nie wiem czy uda mi się tu wszystko zwięźle zsumować i streścić. Zacznijmy od podstaw : Niezaprzeczalną rację ma SlaweK Programy do obsługi peryferii (czyli wszystkie programatorki itd) do poprawnej pracy muszą wykonywać poszczególne operacje z odpowiednim opóźnieniem .Kto pisał cokolwiek pod PC ,to wie jak dużym...
To mój pierwszy post na tym forum i mam nadzieję, że nie łamie żadnych zasad publikując taki temat. Chciałbym równierz, abyście pomogli mi rozwiązać chociaż jedno z tych zadań. Z góry wielkie dzięki! 1. Zbudować, wykorzystując metodę resetowania, licznik asynchroniczny o pojemnosci 13 oparty o przerzutniki typu JK. 2. Zbudować, wykorzystując przerzutniki...
Witam! Zrobiłem sobie układ oparty o uP ATmega 8L (taktowany wew 1MHz). Procesor ma wysyłać i odbierć dane po łączu szeregowym USART. O ile z wysyłaniem nie ma problemu (zawsze wysyłane są jednorazowo 2 bajty) o tyle sprawa komplikuje się przy odbiorze danych. Dane "dochodzące" do uP nie mają stałej długości (czasami są to 4 bajty, czasami 10 itd)....
Nie jestem na 100% pewien, ale karta TPSA jest raczej kartą asynchroniczną zgodną z ISO-7816. Jak podamy jej taktowanie 3,57MHz to powinna z nami gadać z szybkością 9600bitów/s. Po resecie karty otrzymamy słowo ATR, niestety nie mam pojęcia jakie instrukcje służą do komunikacji z tą konkretnie kartą. Ogólny format instrukcji dla karty ISO-7816 jest...
Należałoby uściślić nieco, skoro traktujemy go jako automat i powiedzieć, że ma 14 stanów wyjść albo np. zawartości : 0..13. Przy zawartości 14 następuje reset, czyli 13 jeszcze ma być. Stanów wewnętrznych jako automat być może ma mniej, nie zastanawiałem się. Dodano po 50 Tak sobie teraz skojarzyłem, że choć jest to licznik synchroniczny, to jego automat...
O co chodzi z tym asynchronicznym ??? i jak to się ustawia?? A wogole, dzieki Panowie za odpowiedzi, ale powazniej się zastanowie nad zmiana plyty glownej... Pozdrawiam All Asynchronicznie tj. żeby nie szły razem z FSB 1:1 czyli FSB 133 to RAM też 133, trzeba dać wtedy np. FSB 133 a RAM 100 MHz i już Ci się komp nie będzie resetował.
A nie jest to sprawa resetu asynchronicznego portów?
Twój pomysł jest dobry. K7S5A bardzo często źle radzi sobie z pamięciami pracującymi asynchronicznie. Jest to płyta bardzo wrażliwa na takie rzeczy, wykonana przez producenta dosyć oszczędnie. Wynika to prawdopodobnie z nieco innego terminowania pamięci niż jest w specyfikacji chipsetu. Należy znaleźć ustawienia stabilne i zapomnieć, o tym, że mogło...
Ogólnie procesik begin if (CLKin'event and CLKin = '1') then clkcount <= clkcount + '1'; if clkcount < PWMin then clkval <= '0'; else clkval <= '1'; end if; if clkcount = "1111" then clkcount <= "0000"; end if; end if; end process clkdiv; proponowałbym zrealizować tak: begin if rst = '1' then clkval <= '0';...
Witam, Witam wszystkich Potrzebuje pomocy a mianowicie: Musze wykonać schemat w EWB licznika MODULO 524 - Czyli liczy od 0 do 523 Wykonuje go w taki sposób, że: - na samym początku bramka schmitta, - na każdą liczbę (czyli: jedności, dziesiatki, setki) przypadają 4 przerzutniki JK liczące do 16 - ale ograniczone aby liczyły do 9. - Jak jedności doliczą...
Pozostaje jeszcze zwykły licznik np. 8 bitowy i komparator, jak licznik doliczy do 59 to komparator (musi być na tyle ustawiony) resetuje licznik z wejścia asynchronicznego. tu miales na mysli chyba komparator na 60 a nie na 59. Chodzi o licznik modulo 60 a nie 59. W sumie racja bo się będzie kasowało asynchronicznie...
Jak wszystkim wiadomo wiatraki PC aby możliwy był odczyt obrotów muszą być kluczowane od strony 12V. Jak będziesz kluczował, to dostaniesz sieczkę na wyjściu czujnika obrotów. Trzeba zasilać stałym napięciem. Żeby je uzyskać wystarczy na wyjściu PWM dodać filtr dolnoprzepustowy (najlepiej LC ze względu na małe straty). A o sposobie z kluczowaniem to...
