asynchroniczny reset

VGA generator w Verilog na FPGA 50MHz – monitor nie wykrywa sygnału, ekran uśpiony

Asynchroniczny reset to można jedynie do symulacji dać. W przypadku rzeczywistych projektów lepiej dać reset synchroniczny.

Licznik asynchroniczny modulo 4 zliczający w dół, przerzutniki D

Układ liczy w dół tylko dlatego, że zastosowałeś przerzutniki z aktywnym zboczem narastającym na wejściu zegarowym. Skoro ma być RESET, bez wykorzystania wejścia asynchronicznego, to znaczy, że trzeba wytworzyć RESET synchroniczny. Zatem konieczne jest dodanie dodatkowych bramek na wejścia D. Potrzebne są dwie bramki OR. Wyjścia do D, natomiast jedno...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Jak stworzyć licznik modulo 11 z UCY7493 używając bramek?

Najprościej zrobić asynchroniczny reset, kiedy licznik osiąga stan 12 a więc bramkę podłączasz do Qd i Qc

[cpdl][vhdl] Probkowanie sygnalow na zboczu opadajacym

/.../zeby licznik liczył nieprzerwanie i był resetowany, jeżeli na opadającym zboczu nCS zmienna data = '0'/.../ zapewne funkcje ktora chcesz zrealizowac, mozna napisac bardziej zgodnie z zasadami sztuki, asynchroniczne zerowania, ustawiania niosa ze soba niebezpieczenstwo blednego dzialania; nie polecalbym takiego rozwiazania, ale jak mozna to zrobic...

Jak zbudować tani układ logiczny reagujący na zbocze sygnału?

Przerzutnik "D" wyzwalany narastającym zboczem zegara (wejście 1). Wejscie 2 podane na asynchroniczny reset (aktywny niski poziom)

Licznik mod50 na 40192 - jak uniknąć hazardu przy resecie asynchronicznym?

Zaskoczeń ciąg dalszy. Bramka na wejściach resetujących daje ciągle 3.5 sama z siebie, mimo że wcześniej ją testowałem i działała ok. Tym dziwniejsze że dla poprzedniej sekcji pomogła wymiana liczników. Oczywiście po raz n-ty sprawdziłem luty i połączenia, wszystko wydaje się być w porządku. wszystko mam z serii 4000 i 4500, zasilane z 5V. Odnośnie...

GAL16v8 inicjowanie rejestrow podczas wlaczania zasilania.

Nie bardzo rozumiem o jakie rejestry Ci chodzi. Układy GAL, to nie FPGA, one są zaprogramowane "na sztywno" i nic się do nich nie wczytuje po włączeniu zasilania. Jeśli chodzi Ci o zainicjowanie przerzutników, to jak w każdym układzie sekwencyjnym, po właczeniu zasilania trzeba wykonać asynchroniczny reset. Zwykle w celu jego wymuszenia po właczniu...

Verilog - SPI z automatycznym zatrzaskiem, przesunięcie bitów w prawo

jesli sc na N cykli, potem je zamyka i odczytuje wartosc na swoim wejsciu data Hmm, wydawalo mi sie, ze zastosowalem tylko sugestie dot. zbocza opadajacego. Czy móglbys prosze wyjasnic mi te róznice? wersja 1: always (at)( posedge sck) /.../ if(bitcount== N-1 ) data = tmp_data; wersja 2: always (at)( negedge sck) /.../ if(bitcount == (N) ) data <=...

Uzywanie zmiennych i malejaca czestotliwosc maksymalna

zarowno vhdl jak i ise to nie moja bajka, ale moze przydadza ci sie takie ogolne uwagi: hmmm... spotykalem sie z opiniami aby unikac asynchronicznych sygnalow, ale reseta raczej pozwalano mi zostawic taki globalny reset to jakis 'guzik', ktory ma ustawic cala logike w dobrze zdefiniowany stan poczatkowy; naciskasz reset, F-F sa zerowane, zwalniasz reset;...

FPGA Spartan - Jak zbudować układ z buforami 24-bitowymi w Verilogu?

Kilka komentarzy co do kodu: [syntax=verilog]assign adr0 = (memnr==1'b0)? wpiszadres : 24'bz; assign adr1 = (memnr==1'b1)? wpiszadres : 24'bz; //zawsze gdy gdy b�dzie co� wpisane do wpiszdane wtedy dane b�d� wpisane do odpowiedniego bloku assign wdata0 = (memnr==1'b0)? wpiszdane : 24'bz; assign wdata1 = (memnr==1'b1)? wpiszdane...

[FPGA] FPGA – czy stosować globalny reset asynchroniczny w układach pracujących non stop?

Witam kolegów. Zastanawia mnie zastosowanie asynchronicznego resetu w układach cyfrowych. Załóżmy, że mam układ sterujący pracą urzadzenia wykonawczego "non stop". W takim zastosowaniu układ kontrolny chodzący na FPGA raz uruchomiony powinien działać bez przerwy. Użytkownik raczej nie ma dostępu do układu/przycisku generującego impuls na nóżce "reset",...

[VHDL] - Dioda LED nieprawidłowo reaguje na dane SPI z STM32

Witam. #1 - może Kolega sprawdzić ,,view RTL schematic'' i ,,technology schematic'' w ISE (przypuszczam, że jeśli Xilinx to i ISE). Jak nie będzie miał kolega wniosków, to może tu wkleić obrazki. Teoretycznie - czyli w symulacji behawioralnej jest dobrze. #2 - proces reaguje na zmianę SPI_Action - sygnał, który (albo z nadania Kolegi albo kompilatora)...

Stan przerzutnika RS po odłączeniu zasilania i ponownym włączeniu - CMOS, NOR

czy może stan ustalany jest losowo od parametrów konkretnego przerzutnika? Zapewne będzie właśnie tak - zawsze na którymś wejściu napięcie osiągnie próg załączenia szybciej i nastąpi losowy "przerzut" zależny właśnie od parametrów elementów z jakich układ jest zbudowany. Czyli jednym słowem układy nie pamiętają ani nie resetują się same po ponownym...

D FLIP-FLOP nie zmienia wyjścia na 1 mimo sygnału 5V i CLK 5V

Czy "wiszące w powietrzu" SET i RESET (asynchroniczne) nie maja na to jakiegoś wpływu ?

[VHDL] VHDL: Przerzutnik D z asynchronicznym zerowaniem i synchronicznym ustawianiem

D-FF z asynchronicznym zerowaniem, wyzwalany opadajacym zboczem CLK: process (CLK, KASUJ) begin if KASUJ='1' then --asynchroniczny RESET aktywny na '1' Q <= '0'; elsif falling_edge(CLK) then --CLK opadajace zbocze Q <= DIN; end if; end process; Synchronicznie ustawiany D-FF , clk - rosnace zbocze: process (CLK) begin if...

CD4017 schemat, a sterowanie minusem - jak wykonać?

74HC74 możesz zamienić na 4013. Różnica polega na tym, że 74HC74 ma zanegowane wejścia asynchroniczne (SET/RESET). Zamień C2 z R4. 74HC14 to przerzutnik Shmitt'a i w tym układzie musi zostać. Spróbuje coś wyskrobać na 4538.

Układ odczytujący i pamiętający poziomy logiczne.

W takim razie użyj przerzutników z wejściami asynchronicznymi (Set i Reset). Niestety ja znalazłem tylko takie układy scalone, w których znajdują się max 2 przerzutniki, co zmusza do użycia conajmniej 4 układów w twoim przypadku. 74109

Synchroniczny licznik mod 6, przerzutniki D - dodatkowe wejście RESET

czyli po podłączeniu go cały układ dostaje '0' i taką też wyświetla wartość, po czym po "odłączeniu" wejścia reset, zaczyna liczyć od nowa, jednak dostałem informację (nie od profesora), że to nie o to chodzi i tu moje pierwsze pytanie: dlaczego i jak zrobić to poprawnie ? Trochę jakby nie do końca jasne są warunki zadania, jak dla mnie. Zdanie "Dodatkowe...

Jak zrealizować generator kilku kHz na przerzutniku D w układzie 4013?

Przeprowadzony eksperyment pozwolil na zbudowanie generatora na ww. przerzutniku po skorzystaniu z wejsc asynchronicznych set reset. połączenia: kondensatory między S i -zasilania oraz i R i -; oporniki równolegle z diodami skierowanymi do wyjść między Q i R oraz -Q i S warunkiem "zaskoczenia" generatora jest asymetria stałych czasowych dwu obwodow...

Jak obsłużyć licznik w ISE 9.2i na Spartan3 z sygnałami RAM_WR i RAM_CLK?

Problem leży w tym że w Spartanach nie istnieją żadne zasoby (rejestry na których mozna zrobić licznik) które mają wiecej niż jedno wejście reagujące na zbocze. Możliwe rozwiązania: (założyłem że chodziło tobie o zwiększanie licznika sygnałem RAM_CLK a zerowanie sygnałem RAM_WR, bo Twój przykład jest jakby trochę z błędem, brak uzycia sygnału RAM_CLK)...

Wybór programu do syntezy VHDL z obsługą przerzutników RS, alternatywy dla Synplify

Już nieaktualne, automat zaprojektowałem jako synchroniczny taktowany zegarem i daje się go zsyntezować bez problemu. Tzn mam pewną nieścisłość, umieściłem na liście wrażliwościowej sygnał RST i najpierw sprawdzam RST a potem CLK, ma to działać jak reset asynchroniczny. Niestety mimo że moje scalaki mają makrocele z resetem i setem asynchronicznym zawsze...

Jak zaprojektować licznik modulo 73 na układach 7490 i 7493 z LED?

W jakim kodzie ma liczyć ten licznik? BCD czy binarnym? Bo jeżeli w BCD to z licznika 7490 najlepiej użyć 4 bitów, a on sam się wyzeruje po przekroczeniu stanu "9". Dzięki temu mamy już licznik cyfr jedności od "0" do "9". Wyjście QD tego licznika podłączamy do wejścia CLK licznika 7493, z którego używamy tylko 3 najmłodsze bity. Będzie to nasz licznik...

Wybór przerzutnika z resetem - jaki układ scalony polecacie?

Nie wiem w czym problem bo każdy (prawie) przerzutnik ma dodatkowe wejścia asynchroniczne set i reset. Można wykorzystać np. 4013, robiąc coś takiego: wyjście 'nie'Q podać na wejście D, przycisk do przełączania on/off na clock, no i wejście reset do przycisku resetu.

Ustawianie wyjść aktywnych w stanie 1 w kodzie konwertera 3 bitowego na 1z8 w VHDL

Racja racja czyli jeżeli są WSZYSTKIE wejścia w liście czułości to jest on kombinacyjny. A jak niema chociaż jednego to już nie. To chyba nie jest właściwy wniosek. Wydaje mi się, że powinno się raczej to ująć tak: 1. Proces w języku VHDL, używając poleceń sekwencyjnych, może opisywać zarówno układ kombinacyjny lub sekwencyjny. 2. Układ synchroniczny...

Jak zbudować asynchroniczny licznik modulo 5 w kodzie 8421?

Przy modulo 5 trudno mówic o kodzie 8421 (raczej o naturalnym kodzie binarnym). Rozwiązanie: łączysz trzy przerzutniki "w szereg" tzn. wyjście pierwszego przerzutnika na wejście zegarowe drugiego i analogicznie wyjście drugiego na zegar trzeciego przerzutnika (dla JK sygnały J i K na "1" dla D wejście D na wyjście /Q). Masz układ licznika 3-bitowgo....

Jak zaprojektować asynchroniczny licznik modulo 5?

Rozumiem.. Czyli po prostu po czwórce muszę wysłać na RESET każdego przerzutnika jedynkę, tak?

Licznik asynchroniczny na przerzutnikach D. Jak taki zrobić?

Zbudować przerzutnik T (podłączyć wyjscie ~Q do wejścia D), 4 takie przerzutniki połączyć w łańcuch, wejście zegarowe następnego z wyjściem Q poprzedniego. Jeśli dobrze rozumiem to ma on zliczać do 9, czyli zrobić funkcje logiczną wykrywającą stan 1010 i podającą sygnał na reset. Można sobie to uprościć wykrywając tylko 1x1x ponieważ kombinacje bitów...

Jak zbudować licznik asynchroniczny 13 z przerzutników JK?

Należy zdekodować liczbę 12 (1100) (tak jak na pierwszym schemacie 13) i podać na wejścia reset. Pozdrawiam wszystkich jjanek

Jak zapamiętać wartości wektorów na BASYS3 w VHDL dla kalkulatora boolowskiego?

Zrób swój design synchroniczny z zegarem - to co napisałeś będzie zamienione na kombinatoryczny układ bramek co jest złym podejściem. Twoja maszyna stanów ma czekać na naciśnięcie klawisza, wtedy zapamiętuje jeden wektor i skacze do innego stanu gdzie czeka znów na naciśnięcie klawisza a gdy to nastąpi skacze do stanu gdzie wylicza wartość, wyświetla...

Jak zbudować licznik asynchroniczny działający w kodzie Aikena?

Ok,spróbuję i dam znać co i jak. Jeszcze zastanawiałem się czy jest możliwe zaprojektowanie prostego w obsłudze licznika asynchronicznego,który zlicza np.: 2...6 lub 6....2 Potrafię to zrobić dla konfiguracji w góre/dół osobno,ale nie bardzo mam pomysł jak zrobić możliwość wyboru trybu góra/dół - głowny problem to kwestia Set i Reset

Budowa przerzutnika asynchronicznego RS z bramek NAND?

Dzień Dobry. Wydaje mi się, że nie rozumiem treści zadania z układów asynchronicznych. Mam zbudować przerzutnik asynchroniczny typu r^s^ wyzwalany narastającymi zboczami wejść r (reset) i s (set). Czy chodzi tutaj o klasyczny przerzutnik RS/SR zbudowany z dwóch bramek nand?

Jak sterować przekaźnik przez transoptor za pomocą AVR ?

Nie rozumiem dlaczego AVR ma podczas resetu generować "jakieś" dziwne stany - co prawda w AVR - ach nie siedzę - ale z tego co do tej pory wyczytałem to uP ustawia podczas res. stan jako wysokiej impedancji. - I raczej reset portów jest asynchroniczny.

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

UNIKAJ X , jak w symulacji pojawi się gdziekolwiek, to opis układu jest d* warty.

Jak zaimplementować licznik taktów w maszynie stanów VHDL dla napisu PKO?

Czesc, Reset na liscie czulosci powinien byc ale tylko jak masz asynchroniczny reset. Jesli jest synchroniczny to nie powinien tam byc bo proces bedzie schedulowany na zmiane na oba sygnaly wiec bedzie sie wzbudzal w symulatorze za kazdym razem jak cos sie bedzie dzialo z resetem. Jak masz synchroniczny reset to zegar jest wystarczajacy. Zrobi sie co...

Przerzutnik JK - jak opóźnienia wpływają na przebieg wyjściowy?

Często posiada również asynchroniczne wejścia kasujące R (Reset) i ustawiające S (Set). Programowo asynchronicznie ustawione 0 na wyjściu Q i 1 na not Q: Na wyjściu ciągle masz 0 bez względu na liczbę inwerterów. edit źle napisałem, na pr jest 1 więc jest nieaktywny, będzie więc tak jak w poście wyżej, swoich wypocin nie usuwam, żeby nikt nie pomyślał,...

Jak rysować zegar dla liczników asynchronicznych i synchronicznych?

Musisz popatrzeć, co robi bramka przy licznikach. Jej zadaniem jest zebrać sygnały z odpowiednich wyjść i wygenerować reset w odpowiednim momencie, tzw skrócenie cyklu liczenia.

Jak zaprojektować licznik asynchroniczny z ograniczeniem w Active-HDL?

Wstaw wyjście bramki AND na wejście D przerzutnika (D), podłącz jego wyjście Q do wejścia RESET licznika. Do CLK (przerzutnika D) doprowadź wejście swojego licznika. Kolejny impuls CLK (czyli tak jak chcesz) wyzeruje licznik. Mam nadzieję, że się nie pomyliłem - pisze z głowy.

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Olaboga ale syf mialem teraz zauwazylem. faktycznie, ale druga wersja nie jest lepsza. nie wiadomo od czego zaczac... taki 'syf' - uzywajac twojej terminologii; 1.zapis [syntax=verilog] always (at)(posedge clk or negedge reset)[/syntax] oznacza, ze jeden z sygnalow jest zegarem dla synchronicznych przerzutnikow, drugi asynchronicznym zerowaniem/ustawianiem...

Attiny2313 - Różnica między przerwaniami INT a PCINT w praktyce

Przede wszystkim PCINT wymaga większego nakładu programowego. Przy włączonych wielu źródłach danego przerwania PCINT trzeba analizować, który pin zgłosił przerwanie i w jaki sposób się to odbyło (które zbocze). PCINT jest niżej w hierarchii przerwań, zatem na obsługę tego przerwania trzeba czasem dłużej poczekać (w zależności od konstrukcji programu)...

Jak zoptymalizować licznik asynchroniczny modulo 7/12 z przełącznikiem?

Jednym z rozwiązań jest przerzutnik "T" między wyjście ANDa i wejściem przełączającym. W ten sposób co drugi reset od stanu 1110 (0111B) będzie pomijany.

Jestem nowicjuszem - Kilka pytań o układy programowalne

Co do porównania prędkości procesora i FPGA to można to robic porównując czas wykonywania się danych al;gorytmów, na przykład 1024-punktowego FFT. Najczęściej FPGA będzie bił procesor na głowę w szybkości ;) Przykładowo Spartan3 XC3S400 ma 16 mnożników 18-to bitowych, a co za tym idzie może wykonać 16 mnożeń w ciągu jednego cyklu zegara :] Jednakże...

Siemens Logo! - Jak zbudować maszynę stanową z przerzutnikiem D?

Mój algorytm działania działa tak: S0: przy każdym cyklu zegara idź do S1 S1: jeśli sygnał X to S0, jeśli nie S2 S2: jeśli sygnał X to S0, jeśli nie S3 S3: przy każdym cyklu zegara idź do S0 Dla każdego stanu S0-S3 istnieje kombinacja sygnałów wyjściowych. Zegar to wejście (inne niż sygnał X), umownie przycisk monostabilny. Jest to algorytm typowo stanowy,...

Dlaczego VHDL (EPM240T100) jest lepsze od rysowania schematów?

To układ potrzebuje aż 32 elementów Czy ktoś wie z czego może wynikać aż tak duża różnica? pewnie w logu syntezy jest informacja co zostało wyoptymalizowane i dlaczego; w pierwszym przypadku CD4017_wyjscie <= (others => '0') rejestr CD4017_wyjscie jest zawsze "0000" wiec kompilator go usunal i cala logikę, która od niego zależy, w drugim rejestr...

Jak zbudować prosty generator impulsów z CD4052 i NE555?

Witam 1. licznik zamiast zliczać do 4 będzie wytwarzał krótkie szpilki ponieważ wyjście Q2 jest połączone z wejściami Reset obu przerzutników 2.multiplekser powinien mieć stan 0 na wejściu INHIBIT pin 6 ,który na schemacie wisi w powietrzu To są błędy uniemożliwiające działanie tego układu a dobrze byłoby jeszcze połączyć z masą niewykorzystane wejścia...

FPGA Spartan3 XC3S200 - niestabilność komunikacji LPT EPP, zakłócenia zasilania?

modul komunikacji z lpt jest zrealizowany na prostej maszynie stanów, która odpowiada za handshake EPP, co pewien czas zdarza sie ze maszyna sie 'blokuje' - przestaje reagowac na zmiany sygnalow wejsciowych ;), oprócz tego jedno wejscie jest sygnalem asynchronicznego resetu - po podaniu resetu maszyna rusza i dziala dalej.

Jak uniknąć chwilowego załączania przekaźników przy resecie AT8535?

Nawet jezeli AVR ma taki feature jak ustawianie stanu portu przy resecie, to niewiele to da, bo reset jest i tak asynchroniczny wzgledem wykonywanego programu. Jesli chcesz by stany wlaczenia przekaznikow przetrwaly reset , to powinienes uzyc zewnetrznego zatrzasku, ukladu szeregowo/rownoleglego, 8243, 8255, czy jeszcze czegos innego. Wtedy to co wpisales...

Licznik asynchroniczny modulo 6/11 - błąd w schemacie czy efekt hazardu?

Witam, mam zaprojektować licznik asynchroniczny modulo 6/11 (wybór zakresu ustawia się dodatkowym wejściem). Wykorzystać mam asynchroniczne wejście RESET (0 jako aktywny stan wejścia RESET). Sporządziłem tabelę prawdy: http://obrazki.elektroda.pl/3889151600_1... gdzie A steruje trybem pracy 6/11. Następnie na jej podstawie stworzyłem...

Jak połączyć licznik 16-bitowy z multiplekserem w Webpack ISE?

Nie podłączyłem tam jeszcze wejść LD,R i DIR , ale to chyba nie przeszkadza ?? Właśnie bardzo przeszkadza, bo w standardzie [url=http://en.wikipedia.org/wiki/IEEE_1... to jest X (albo U nie pamiętam dokładnie). A to wprowadza układ w stan nieokreślony, czyli błędnego działania, wszystkie WEJŚCIA podłączaj do GND lub VCC jak nie używasz (general)....

Jak połączyć stoper i generator liczb w projekcie na Cyclonie (VHDL)?

nie podoba mi się: dzielnik_001Hz : process (CLK_50MHZ) begin if rising_edge(CLK_50MHZ) then counter <= counter + 1; if (counter = "111101000010010000") then CLK_001HZ <= not CLK_001HZ; counter <= "000000000000000000"; end if; end if; end process; nie sprawdzałem tego, po dokładnej analizie może...

Poprawny wewnętrzny Reset bez użycia pinu IO [VHDL].

Przebiegi są rejestrowane w fizycznym układzie z wykorzystaniem bloków ILA, to nie jest symulacja. Rzeczywiście, w artykule wspomniano o układach Xilinxa i środowisku ISE – u mnie taki sposób nie działał, może zależy to od wersji ISE, może od czegoś innego, nie mam pojęcia. W każdym razie bardzo ciekawe. Co do konfiguracji symulacji, to też nie...

Attiny85 - Czy napięcie na pinie Reset jest normalne, gdy nie jest używany?

Co znaczy "napięcie na Resecie"? To określenie mocno nieprecyzyjne. Zasadniczo, w układzie elektrycznym/elektronicznym zawsze i wszędzie występuje jakieś napięcie, czyli różnica potencjałów między dowolnymi dwoma punktami układu. No chyba, że układ nie ma żadnego źródła zasilania, to różnica ta wynosi 0 (co potocznie bywa określane jako brak napięcia)....

Mikrokomputer COBRA 1

Hejka Panowie, Dorzuce cos dosc waznego, co wlasnie odkrylem. Moja karta graficzna generuje INT w/g specyfikacji jakie wyczytalem z konstrukcji Harlequina. Cale szczescie kostka, ktora generuje INT ma mozliwosc ustawinia pinu na otwarty kolektor, To "oczywista oczywistość" aczkolwiek Intel twierdził inaczej. Dla nich INT to opadające zbocze co powoduje,...

Zegar czasu rzeczywistego VHDL - błędy w symulacji i ustawieniach czasu

Dobrze, że kolega J.A to zauważył. Chcesz zbudować proces synchroniczny, trzymaj się tej prostej regułki. To jest dobrze: if (clk'event and clk='1') then --tutaj umieszczamy wszystko, bez wyjątku end if; To jest źle: if (clk'event and clk='1') then -- proces synchroniczny end if; if (x=500000) then -- ???, nie synchronizowane...

Latarka akumulatorowa LED, prośba o sprawdzenie schematu.

Wielkie dzięki za wskazówki. Mam jednak kilka pytań. To jest przetwornica boost, więc stosowanie jednej diody LED z Uf ok. 2,7V jest bez sensu przy zasilaniu 4,5V. Skoro przetwornica utrzymuje stały prąd płynący przez diodę LED napięcie ma tutaj jakiekolwiek znaczenie? Dodatkowo napięcie zasilające będzie najczęściej w zakresie 2,5V-3,6V (planuję używać...

Jak skonfigurować zamek UA3730, by alarm włączał się tylko przy wejściu?

Wydaje mi się że rozwiązanie powinno wyglądać tak, jednak wolałbym żeby ktoś jeszcze potwierdził że nie mam tam jakieś pomyłki. Przyjąłem dodatkowe założenie: -jeśli nastąpiło uaktywnienie PIR, za chwile pojawił się sygnał od drzwi i jednocześnie sygnał od PIR zniknął to alarm się nie włączy. Cały układ należy taktować sygnałem zegarowym, myśle że kilkanaści...

Jak zmienić typ licznika z STD_LOGIC_VECTOR na Integer w VHDL?

W prezentowanym powyżej rozwiązaniu operując na wektorze licznik po zliczeniu do 15 zaczyna od początku. Mam dokonać tego właśnie za pomocą zmiany z wekorów na integer. A to jest obojętne czy integer czy sdt_logic_vector czy na ducha świętego jeszcze coś innego. Rozwiązaniem jest komparator i z jego wyjścia połączyć na wejście licznika clock enable...

Błąd w komparatorach VHDL - dzielnik częstotliwości, jak naprawić?

Tak się złożyło, że siedzę ostatnio troche nad pewnym projektem w VHDL-u i mam problem z ustaleniem gdzie jest bład w kodzie. Ogólnie soft wydaje się poprawny, poszczególne bloki jak licznik i mux działają (testowane oddzielnie) ale komparatory nie wystawiają deklarowanych stanów logicznych (na wszystkich 3 występuje identyczny podział). A więc w czym...

Jak wypisać funkcje z tablic Karnaugha dla przerzutników JK i innych?

Należałoby uściślić nieco, skoro traktujemy go jako automat i powiedzieć, że ma 14 stanów wyjść albo np. zawartości : 0..13. Przy zawartości 14 następuje reset, czyli 13 jeszcze ma być. Stanów wewnętrznych jako automat być może ma mniej, nie zastanawiałem się. Dodano po 50 Tak sobie teraz skojarzyłem, że choć jest to licznik synchroniczny, to jego automat...

ATmega - który tryb oszczędzania energii wybrać dla ADC i SPI co 8 sekund?

Musisz zrobić bilans patrząc na to ile prądu pobiera timer2 w trybie asynchronicznym, a ile watchdog, ze wszystkimi aspektami w tym przywrócenia stanu po resecie watchdog. Jaki to mikrokontroler?

Czy atrybut async_set_reset wpływa na post-translate w ISE? Jak go zastąpić?

/.../Behawioralna jest ok, a post-translate daje złe wyniki/.../ troche malo danych, by snuc sensowne domysly, przydalby sie przyklad kodu w ktorym ten asynchroniczny set/reset jest uzywany; wydaje mi sie [ale tylko wydaje, pewien nie jestem] ze to, czy sygnal jest uzyty jako asynch. set lub reset wynika wprost z kodu rtl, atrybut nie moze tego zmienic...

Jak przekazywać wartości między modułami w Verilog? Analizator Stanów Logicznych

Jeśli to ma być struktura syntezowalna to nie może być tam polecenia initial. Ogólnie wartości początkowe możesz ustawiać asynchronicznym resetem. Proces wówczas powinien tak wyglądać: always (at)(posedge clk or negedge rst) //reakcja na narastające zbocze begin //zegara lub niski stan rst if (~rst) licznik = 16'b0; else begin licznik...

Licznik synchroniczny liczący od 10 do 40 na układzie 74193

[url=http://www.elenota.pl/datasheet-pdf... - tu są opisy '192 i '193; pierwszy jest dziesiętny (0-9), drugi binarny (0-15), oba synchroniczne, zmiana stanu "w górę" na zboczu L->H CPU, "w dół" na L->H CPD; przy stanie 0 stan niski CPD powoduje stan niski TCD, przy maksymalnym (9/15) stan niski CPU - stan niski TCU,...

Sprawdzenie kodu VHDL dla Cyclone III - generowanie sygnału tim1*8

mozesz pokazac obrazek z symulacji? z opisu nie jestem pewien, czy rozumiem co chcesz osiagnac; w kodzie popelniasz rozne grzeszki, ktore sa zakazane, bo zwykle prowadza do bledow w hardware: uzywasz roznych sygnalow i zboczy jako zegary [syntax=vhdl] if falling_edge (enable)then /.../ if rising_edge (clk)then /.../ if falling_edge (clk) then [/syntax]...

[STM32][C] - Poradnik dla początkujących (bez bibliotek)

Trzy rodzaje wyjątków: przerwania, pułapki, błędy - używając w miarę spójnej terminologii z jakimiś sensownymi definicjami pojęć. Niestety producenci ne stosują tutaj spójnej terminologii. Przerwania są asynchroniczne, pozostałe - synchroniczne. Przy pułapce instrukcja się kończy, przy błędach - nie. W architekturach RISC granica pomiędzy pułapkami...

Jak poprawnie podać sygnały wejściowe do FIR Compiler Altera w modulatorze sigma-delta?

1. DDR jest na wyjsciu kosci, takze wszystko - caly design ma chodzic albo na rising albo na falling edge nie utrudniaj sobie zycia. 2. Nie operuj na variable, uzyj signal 3. Jeden proces/always - jeden wektor/sygnal To jest System Verilog: reg [31:0] shiftreg = 0; - wiedziales o tym? O resecie juz pisalem. Jesli nie wiesz jak wygladaja wzajemne relacje...

8051 - Uszkodzenia programów w pamięci ZeroPowerRAM i 28c64 przy włączaniu/wyłączaniu

A nie jest to sprawa resetu asynchronicznego portów?

Jak poprawnie zasymulować rejestr PISO w VHDL w ISE 9.2?

A który kod symulujesz: ten if reset = '1' then tmp <= "0000"; wy <= '0'; elsif clk'event and clk = '1' then if enable = '1' then tmp <= we; else tmp <= tmp ( 2 downto 0 ) & '0'; end if; wy <= tmp(3); end if; czy ten if reset = '1' then tmp <= "0000"; elsif clk'event and clk = '1' then if enable...

Jak zaprojektować licznik asynchroniczny modulo 18 z przerzutnikami JK?

Witam, od kilku dni staram się rozgryźć na czym polega projektowanie liczników jednak bez wyraźnych efektów, dlatego postanowiłem poprosic o pomoc. Zadanie polega na zaprojektowaniu licznika asynchronicznego modulo 18 z dwoma przeskokami. Do tego należy sporzadzic wykresy czasowe i narysować przerzutniki. Sety, resety oraz zbocza reagują tak jak zaprojektujemy....

E-STOP aktywuje wyłącznik w szafie sterowniczej z 8 silnikami asynchronicznymi

wielkie dzięki nigdzie tego nie mogłem znaleźć o tym zmianki Dodano po 3 następuje aktywacja głównego wyłącznika bezpieczeństwa szafy sterowniczej. A tak btw. to jakiego efektu kolega by oczekiwał po użyciu przycisku emergency stop? To element, który powinien być używany wyjątkowo, przy sytuacjach zagrożenia, a nie z wygody, dla szybkiego czy łatwego...

Altera FPGA VHDL: PWM na wyjściu zawsze 1 – analiza kodu, sygnały, zegar 400kHz

Ogólnie procesik begin if (CLKin'event and CLKin = '1') then clkcount <= clkcount + '1'; if clkcount < PWMin then clkval <= '0'; else clkval <= '1'; end if; if clkcount = "1111" then clkcount <= "0000"; end if; end if; end process clkdiv; proponowałbym zrealizować tak: begin if rst = '1' then clkval <= '0';...

[ATMEGA128] Timer1 CTC nie generuje przerwań przy 16MHz, OCR1A=62500

Działa. Pewnie o czymś zapomniałeś na wstępie. Mój działający kod: .include "m128def.inc" .cseg .org0x0000 rjmpreset ;skok po resecie systemu .org0x0018 rjmpdata ;skok po wykryciu zgodności reset: ldi r16, high(RAMEND) out SPH, r16 ldi r16, low(RAMEND) out SPL, r16 rcallKONFIGURACJA_TIMER1 sei loop: nop rjmploop ;......

[ATmega8L] Jak ustawić fusebity ATmega8L dla kwarcu zegarkowego 32.768 kHz?

Specyfika tego mikrokontrolera, zmusza Ciebie do zastosowania Timera2 w trybie asynchronicznym, a mikrokontroler powinien być taktowany wewnętrznym generatorem RC, czyli tak jak radzi kol. wyżej. Przy takim rozwiązaniu korzystać możesz ze specjalnego trybu oszczędzania energii: POWER SAVE. Niestety nie da się w tym mikrokontrolerze taktować kwarcem...

Czy można używać RTC i trybu Power Down w Atmega8 z Bascom?

Wprowadzić uC w tryb POWER_DOWN możesz zawsze, tylko jakie będą tego efekty, jak mówi datasheet: -zatrzymywany jest oscylator zewnętrzny - z trybu tego uC może zostać wybudzony poprzez zewnętrzny reset, reset od watchdoga oraz reset od układu Brown out detector,zewnętrzne przerwanie od INT0/INT1 - Ten tryb uśpienia w zasadzie zatrzymuje wszystkich generowanych...

3-bitowy rejestr przesuwny z synchronicznym wpisem - poprawność rozwiązania?

Mam zadanie o treści: 3-bitowy rejestr przesuwny z równoległym synchronicznym wpisem informacji Schemam ma być przy użyciu przerzutnika typu D Tutaj moje rozwiązanie: http://obrazki.elektroda.pl/4798223300_1... Pytania: Czy poprawnie jest to rozwiązane bo nie jestem do niego przekonany? Nie, równoległy synchroniczny wpis informacji...

Licznik modulo 13 zliczający w naturalnym kodzie binarnym...

Witam ponownie. Cos duzo tych zadan z cyfrowki dostales na Swieta :-). Licznik zliczajacy w naturalnym kodzie dwojkowym modulo 13 (zakladam, ze liczy w gore) robi sie bardzo prosto. "Modulo N" oznacza ilosc stanow licznika. Ma byc 13? Tzn najprosciej gdy zlicza od zera QDQCQBQA=0000 az do QDQCQBQA=1100 - w sumie jest wiec 13 stanow. Gdy pojawi sie stan...

Attiny13: Czy zabezpieczony FLASH pozwala na dostęp do EEPROM?

Jeśli ustawisz blokadę to programowanie pamięci bez jej skasowania (czyli wykonania chip erase) nie jest możliwe. Więc nie da się selektywnie zablokować odczytu FLASH, pozostawiając możliwość zapisu EEPROM przez programator - to jest też wprost opisane w tabeli opisującej zachowanie lockbitów. Z poziomu programu oczywiście dostęp do EEPROM jest możliwy....

Projekt licznika asynchronicznego mod 15 od największej do zera - czy działa?

humm czyli skok powinien naprzykłąd być zrobiony na 14 przy ustawieniu wszystkiego na set ??? czy jak bo nie rozumiem?? Normalnie w liczniku rewersyjnym po stanie 0000 następuje stan 1111 (15) a Ty chcesz aby po stanie 0000 następował stan 1110 (14) czyli bo wykryciu stanu 0000 należy przerzutniki Q4 Q3 Q2 ustawić na reset a licznik Q1 na set.

Jak zrealizować konwerter z 4 liczników mod 10 na 4 wyświetlacze 7-segmentowe?

Chodzi mi dokładnie oto/.../ ok, teraz jasne; robisz uklad 'licznik-dekoder' i implementujesz go 4 razy jak w przykladzie, ktory ci podalem wyzej; dodatkowo robisz 4 bitowy rejestr, ktory sluzy za 'count_enable'; po reset ten rejestr ma stan b"0001", czyli pozwala liczyc licznikowi pierwszemu; stan pierwszego licznika = 9 ustawia [synchronicznie] 'count_enable'...

Licznik synchroniczny typu D w kodzie 40231 - nie działa w Dsch2, proszę o sprawdzenie

Dobra, w takim układzie jak Twój stan wyjść w chwili t trafia poprzez układ kombinacyjny na wejścia w chwili t+1, czyli to co jest na wyjsciach determinuje co ma byc na wejściach. Q2-Q1-Q0 - D2-D1-D0 1-0-0 na wejscie ma trafic: 0-0-0 0-0-0 na wejscie ma trafic: 0-1-0 0-1-0 na wejscie ma trafic: 0-1-1 0-1-1 na wejscie ma trafic: 0-0-1 0-0-1 na wejscie...

Jak zbudować układ zliczający modulo 8 z przerzutnikami JK i transkoderem 44?

Połacz szeregow 4 przerzutniki JK. Kazdy przerzutnik w tzw. "dwojke liczaca. Na pierwsze wejscie CLK przerzutnika daj zegar, kazdy nastepny przerzutnik pobiera sygnal na CLK z poprzedniego wyjcia Q albo /Q przerzutnika. W zaleznosci od tego na jakie zbocze sa aktywne wejscia CLK mozesz liczyc w gore albo w dol. Wejscia JK polacz do tzw jedynki logicznej,najczesciej...

Schematy licznika mod 4 asynchronicznego na przerzutnikach JK i D

PANOWIE !!! Licznik modulo 4 liczy: 0, 1, 2, 3, 0, 1, 2 , 3 itd. I wymaga tylko dwóch przerzutników !!! W obu przypadkach to są po dwa przerzutniki połączone szeregowo: Clock -> CK0 Q0 -> CK1 W przypadku przerzutników D - robimy sprzężenia: /Q0 -> D0 /Q1 -> D1 W przypadku JK podajemy jedynki na wejścia J i K W przypadku użycia układów TTL (LS, HC,HCT)...

Licznik modulo 204 metodą skracania cyklu liczników + zatrzask RS

Przygotowując się do egzaminu z Techniki Cyfrowej, trafiłem na następujące zadanie: Zaprojektować asynchroniczny licznik modulo 204 w NKB metodą skracania zakresu, używając asynchronicznych liczników modulo 8 (liczących w NKB) i bramek logicznych. Wskazane liczniki składowe mają: asynchroniczne wejście zerujące aktywne poziomem wysokim i wejście zegarowe...

Podatność AVR na zakłócenia elektromagnetyczne.

Hmm... Testowałem ATmega8515 +ATtiny2313(pilot po RS232D ATmegi) jako sterowanie suwnicy (2 silniki po 7kW, klient poszukiwał alternatywy dla falownika zamiast rezystorów wirnika silnika asynchronicznego 3-faz.) w jednej szafce i akurat z tym nie miałem problemu. W docelowych układach wystarczy linię RESET zblokować kondensatorkiem 100nF (są takie ładne...

Jak napisać program VHDL dla 6-ściennej kostki z wyświetlaczem i LED?

1. Ten przycisk nie stworzy dodatkwej logiki w moim procesie, to bedzie set na przerzytnikach. Dodawanie linii typu cos <= cos nie ma sensu bo i tak narzedzie syntezy to wyrzuci, polecam czytanie logow z syntezy, sa pouczajace ;-) 2. Reset i zegary to podstawa ukladu, jesli masz zle zaprojektowany reset ukladu lub/i zle rozdzielone domeny czasowe...

Jak poprawnie usypiać i wybudzać ATmegę przyciskiem microswitch?

Albo zrobić to flagami. Rozwiązań jest wiele. Sam proponowałeś rozwiązanie z flagami? robiw Mozna z flagami. Usypiamy procka ale, gdy przycisk naciiśnięty zstanie wybudzony. Sprawdzamy flagę, stan przycisui i usypiamy, Sprawdzanie flagi jest potrzebne aby stwierdzić czy przed uspieniem przycisk był zwolniony czy nie, jak nie to uspienie, jak był zwolniony,...

Jak narysować schemat przerzutnika asynchronicznego NAND i NOR?

w załączniku są schematy :P zasada działania: NAND: R=0 ... S=1 => na Q| jest 1 (wynika to z działania bramki NAND -- jeżeli przynajmniej jedno 0 znajdzie sie na jej wejściu to na wyjściu jest 1) .......... 1 doprowadzona jest do wejścia górnej bramki i wtedy na jej wejściu są dwie 1 czyli na wyjściu jest 0 (wynika to tak samo z działania bramki NAND...

Sterownik wyświetlaczy LED na układzie FPGA - miniprojekt

:) Tak gwoli jeszcze ścisłości jeżeli masz taki kod [syntax=verilog] if(cs_rising_edge) data <= tmp_data; [/syntax] to istnieje prawdopodobieństwo stworzenia Latch'a czyli przerzutnika reagującego nie na zbocze, ale na stan logiczny - ogolnie laczy sie unika, opozniają propagację sygnałów w chipie. Tutaj cię ratuje to, że masz powyżej posedge od...

VHDL – szeregowe wejście, rejestr 8 bit, CRC, wyjście równoległe z nagłówkiem

Co prawda dopiero rozpoczynam swoja przygode z vhdl'em, ale postaram sie Ci pomoc. Patrzac na Twoj kod sadze, ze troche zle sie do tego zabrales. Nie jestem pewien jak zachowa sie ten process po syntezie, gdyz nigdy sie z taka konstrukcja nie spotkalem. Podejrzewam, ze wynikiem tego kodu moze byc proces realizujacy tylko przypisania z pierwszej wersji...

[VHDL] VHDL: Jak efektywnie zakodować 77250 stanów automatu w Quartusie 9.1?

Wielkie dzięki- głupio się przyznać ale naprawdę nie mogłem znaleźć gdzie się ustawia kodowanie stanów automatu. Jednak problem nie został rozwiązany. Spróbowałem wszystkich rodzajów kodowania ale nie dało to oczekiwanego efektu (cały czas błąd o za małej ilości RAMu). Dlatego przesiadłem się na maszynę z 4GB ramu. Efekt ten sam. Mam wrażenie, że automat...

Przerzutnik JK i D - czasowy przebieg wyjściowy układu

Zadanie należy raczej do tych prostych. Jak działają przerzutniki JK oraz D chyba nie trzeba wyjaśniać. Przepisanie wejścia/wejść wg.określonych reguł na wyjście następuje po wystąpieniu zbocza opadającego na wejściu zegarowym C. Sygnał Reset po podaniu stanu niskiego rzeczywiście zeruje asynchronicznie (ustawia w stan niski) wyjścia przerzutników Q1...

Czy na małym GAL można zbudować licznik do 5000 z impulsami co 1000?

uscislijmy specyfikacje: uklad ma zliczac sygnal 'impulsy_do_zliczania' w gore, jesli aktywny jest sygnal 'licz_w_przod' i w dol, jesli aktywny jest sygnal 'licz_w_tyl'; co ma zrobic, jesli oba sygnaly kierunku liczenia sa aktywne ? jesli oba nieaktywne, to zapewne ma tez nie zliczac; po kazdym doliczeniu sie do 1000 ma sie uaktywnic kolejne wyjscie,...

Roleta antywłamaniowa - problem z zasilaniem z UPS (EVER 500W, APC 500W)

Kolega marek miał racje roleta jest z silnikiem asynchronicznym krancówki mechaniczne i wbudowany sterownik silnik pobiera 220w i wszystkie próby uruchomienia konczyły się fiaskiem brama chodziła skokami albo następował reset . Z drugiej strony garażu klijent miał bramę uchylną z napedem faac której pobór prądu wyniósł 70w więc ups poszedł tam i napęd...

Licznik modulo 53 na układzie 7493 w Altera Quartus - jak przedłużyć czas trwania liczby 52?

Tu masz rysunki wyjaśniające obie idee skracania cyklu licznika. Synchroniczny (CLK - przebieg wejściowy, A52 - asynchroniczne, kombinacyjne wykrycie stanu 52, RST - synchroniczny reset licznika na wyjściu przerzutnika D, stan - stan licznika, zliczona liczba): http://obrazki.elektroda.pl/8337402500_1... Asynchroniczny (CLK - przebieg...

[ATMega8][C]Błędne działanie programu po resecie uC

Jutro zastosuje się do waszych poleceń i zobaczymy co z tego wyniknie. Jednak wydaje mi się że silnik asynchroniczny nie emituje dużych zakłóceń (chyba że jest zasilany z falownika) najbardziej "sieją" silniki komutatorowe z powodu iskrzenia między szczotkami a komutatorem. A napięcie przy włączaniu większych silników asynchronicznych jednak siada na...

Kolejny zegarek LED na AtMega8, ale dokładny

http://obrazki.elektroda.net/25_11981125... Witam wszystkich serdecznie ! Oto kolejny zegarek z wyświetlaczami LED oparty na ATmega8. Znowu ?? Tak, a czemu nie. Konstrukcja powstała jako odpowiedź na zapotrzebowanie na naścienny zegarek z dużymi cyframi widoczny w nocy. Wymiary całości to 180x70x18mm. Zegarek wyświetla tylko godziny i minuty,...

Układ generujący konkretny komunikat w standardzie asynchronicznym (UART)

Dzień dobry To mój pierwszy post na forum, ale od zawsze korzystałem oczywiście ze zgromadzonej tu wiedzy, więc nie czuję się obco :) W każdym razie: Witam Jestem dość początkujący. Moje doświadczenie obejmuje wykonanie drukarki 3d na podstawie bardzo gotowych rozwiązań oczywiście, zabawy arduino, wykonanie na jego podstawie kilku prostych układów w...

VHDL - Sumator-akumulator szybko potrzebne wsparcie

pokaż kod TB. Bo dodaje i się resetuje, tyle że nie jest to dla mnie typowy akumulator, np. mux wejściowy [rejestr akumulacyjny/wejście zewn.] zrobiłbym asynchronicznie. EDIT: a tak mnie natchnęło: a dopisz zerowanie wewnętrznych rejestrów DUTa w zależności od stanu reset, a nie tylko samego wyjścia. I puść symulację zaczynając od resetu. Pzdr.

Co to jest za układ i jakie zastosowania spełnia?

Według mnie tak jak to zostało wspomniane, jest to licznik binarny mod.5. Jeśli moje rozumowanie jest złe, proszę o korektę. Załączam obrazek który pokazuje jak według mnie idą pierwsze pięć sygnałów i jakie stany przyjmują na bramce AND i OR. Pierwsze pięć stanów na wyjściach układu 74393: https://obrazki.elektroda.pl/4264748400_...

Jak zrealizować układ z multiplekserem i bramką AND na linii C?

Tylko że kondensator zmniejszy maksymalną częstotliwość pracy układu mam rację? Wpadłem na lepsze rozwiązanie a mianowicie urządzenie 'Power-on reset' przy włączeniu układ jest resetowany impulsem, aby potem już w trybie pracy każda bramka była w stanie ustalonym tak jak to jest w mikrokontrolerach. Pozdrawiam Liczyłem na tą "wpadkę" :) Po to jest...

Jak zbudować licznik cyfrowy 0-9 z automatycznym resetem?

A oto i schemat na układzie 7490 . Jest to licznik asynchroniczny modulo 10. Liczy od 0 - 9 Załącznik usunąłem. Był pusty. ankuch.