Gdy napiecia sa rowne nastepuje reset licznika, ale wczesniej musze pobrac stan licznika do rejestru, w ktorym nastapil reset, ale jak go pobrac, jak ten stan bedzie mniejszy o 1 LSB, bo reset za szybko dziala... W takim przypadku to sprawa jest jeszcze prostsza niz na poczatku to przedstawiles. Nie potrzebujesz dekodowac zadnego konkretnego stanu...
To jak najlepiej zbudować ten układ resetu?
Trzeba dołożyć trochę bramek na wejściach 'D'.
czyli po podłączeniu go cały układ dostaje '0' i taką też wyświetla wartość, po czym po "odłączeniu" wejścia reset, zaczyna liczyć od nowa, jednak dostałem informację (nie od profesora), że to nie o to chodzi i tu moje pierwsze pytanie: dlaczego i jak zrobić to poprawnie ? Trochę jakby nie do końca jasne są warunki zadania, jak dla mnie. Zdanie "Dodatkowe...
Nie możesz zresetować przerzutnika D, skoro nie masz wejścia R, asynchronicznego, czy synchronicznego. Tutaj znajdziesz - jak zrobić asynchronicznie zerowany i ustawiany (wejścia R i S) przerzutnik D (1.1.13) z prostych bramek: http://ipib.mech.pw.edu.pl/index.php?dow...
quartus przy probie kompilacji raportuje: j.a To dlatego, że wredny html zamienia < na < i itp.. Tak to przejdzie syntax i syntezę. Ale mam kilka uwag: - jak robisz proces synchroniczny w liście czułości wystarczy sam zegar - z resetem synchronicznym używaj if rst then - else - end if - uzupełnij szerokość wektórw w display, używaj others...
Witam szanowni forumowicze. Temat może wydawać się nieskończony i w pewnym sensie tak jest, bo do pełnego zegara jeszcze długa droga, jednak to, co chcę przedstawić jest pełnym, działającym i sprawdzonym rozwiązaniem licznika binarnego tylko i wyłącznie na przekaźnikach. Zawsze mnie korciło, żeby zbudować zegar na tych elementach, ze względu na urok,...
Mam do wykonania zadanie, w którym należy zaprojektować układ licznika synchronicznego z synchronicznym resetem przy zadanej sekwencji cyfr 4-5-6-0-3. Wiem, wiem - z góry mówię ? wiem, co to przycisk szukaj, i tak odnalazłem kilka podobnych wątków. Przeczytałem, nasiedziałem się w sieci, zrobiłem podobny przykład na innej sekwencji i działał. Natomiast...
A dlaczego miałby zaczynać liczenie od 4 skoro w ogóle nie zadbałeś o wymuszenie w jakikolwiek sposób stanu początkowego licznika? Nie wiem co to jest program DSCH i jak działa, ale i tak masz szczęście skoro rusza akurat od stanu 9. Wiem za to jak zachowałby się prawdziwy układ: po włączeniu zasilania stan przerzutników Q0 - Q3 licznika mógłby być...
Dawno takich ukladow nie liczylem, ale mam kilka uwag: 1. To co podajesz na wejscia D powinno zalezec od poprzedniego stanu wyjsc, czyli masz błedy w tabelach prawdy. Zakladam, ze ten uklad ma po kolei ustawiac wartosci 4-0-2-3-1 na swoich wyjsciach,a przymujac ze po 1 ma być znowu 4, mamy nastapujaca tabela prawdy dla D0 - w załączniku. 2. Jesli licznik...
(...) (P = 0). Uzyskany rezultat przedstawić w postaci dziesiętnej na wskaźniku 7-segmentowym. W rozwiązaniu wykorzystaj licznik synchroniczny 74160 oraz bramki logiczne. Zaobserwować działanie układu zarówno dla częstotliwości maksymalnej (F_max), jak i częstotliwości minimalnej (F_min) sygnału zegarowego. Wstępna ocena dostępnych informacji Analiza...
[url=http://www.elenota.pl/datasheet-pdf... - tu są opisy '192 i '193; pierwszy jest dziesiętny (0-9), drugi binarny (0-15), oba synchroniczne, zmiana stanu "w górę" na zboczu L->H CPU, "w dół" na L->H CPD; przy stanie 0 stan niski CPD powoduje stan niski TCD, przy maksymalnym (9/15) stan niski CPU - stan niski TCU,...
Czesc, Reset na liscie czulosci powinien byc ale tylko jak masz asynchroniczny reset. Jesli jest synchroniczny to nie powinien tam byc bo proces bedzie schedulowany na zmiane na oba sygnaly wiec bedzie sie wzbudzal w symulatorze za kazdym razem jak cos sie bedzie dzialo z resetem. Jak masz synchroniczny reset to zegar jest wystarczajacy. Zrobi sie co...
Nie wprowadzi każdy, tylko ostatni, o ile to będzie licznik synchroniczny, a innego chyba nawet się nie da zrobić. Niet. Opóźnienie będzie równe najdłuższej ścieżce krytycznej. Jeśli jest to dzielnik 2^N, gdzie składa się z samych przerzutników, najdłuższe opóźnienie będzie wynikało zazwyczaj z odległości sąsiadujących bloków CLB, jeśli to licznik...
Witam! Przepraszam, że tak późno - dopiero dziś kombinowałem i rysowałem. Tu masz asynchroniczny, jak chciałeś na JK i NAND-ach. "Dedykowany" pod 7473 itp. Wyjściami licznika są wyjścia proste: A, B, C, D. Pamiętaj, że 7473 (i inne JK_Master Slave) zatrzaskuje stan wejść przy dodatnim zboczu, a wyjścia zmienia przy ujemnym (musi wystąpić pełny impuls...
Musisz popatrzeć, co robi bramka przy licznikach. Jej zadaniem jest zebrać sygnały z odpowiednich wyjść i wygenerować reset w odpowiednim momencie, tzw skrócenie cyklu liczenia.
Na pewno miał to być częstościomierz. Do licznika impulsów cała ta nieszczęsna płytka w ogóle nie jest potrzebna - tryb taki osiąga się przez wciśnięcie isostatu który zwiera wejście z wyjściem. Prawdopodobnie drugi 7474 na pokładzie ma za zadanie podzielić sygnał zegarowy przez 2, tak żeby reset następował przy co drugim cyklu. Być może przy wyższych...
To jest mój pierwszy kod w vhdl. Projekt oparty na cyclone III. Soft Quartus. Układ generuje 8 razy większy czas od wejścia kluczującego ok 125 ms niskim stanem. Na wyjściu jest 8 razy większy sygnał tim1 z dokładnością ok 0,0001. Jeśli jest ktoś chętny do obejrzenia proszę o uwagi co do składni i sposobu tworzenia takiego układu. Dodam że w symulatorze...
Witam Na uczelni mam za zadanie zaprojektować 4bitowy licznik synchroniczny na przerzutnikach typu D z funkcją reset. Troszkę poczytałem, przeanalizowałem przebiegi i zaprojektowałem, lecz bo symulacji nie działa on poprawie (nie liczy po kolei). Przesyłam schemat aby zaprezentować i łatwiej zlokalizować błąd. Proszę o pomoc bo poza tym tym sprawdzałem...
Skąd reset, chyba jasne: https://obrazki.elektroda.pl/6848455700_... czas propagacji przerzutnika, dłuższy, niż pojedynczej bramki, powoduje, że przez moment na wyjściach a, b, c, d, po 8 pojawia się 15, co powoduje zerowanie trzeciego licznika. Nota bene: dwóch pierwszych przerzutników (a, b) nie musisz ustawiać. One, nawet ze skrótem...
(at)BlueDraco - im głębiej w las tym... pojęcie pułapki to dla mnie całkowita nowość. Brakuje mi fundamentów z ogólnej wiedzy o procesorach :/ A co z SVC - to nie będzie czasem synchroniczne przerwanie programowe? Czyli, w uproszczeniu, na przykładzie Cortexowym: - przerwanie: układy peryferyjne µC, SysTick i PendSV - błąd (ew. pułapka): wszystko...
Narysuj poprawnie te bramki, bo narazie nie wiadomo co jest wejściem a co jest wyjściem. Co do poprawności to licznik robisz normalnie jak zwykły licznik 4 bitowy. Na bramkach robisz układ zerowania. Służą do tego dodatkowe wejścią których nie narysowałeś. Nie podałeś na jakich układach chcesz to robić, różne układy mają wykonywany reset/clear różnymi...
Reset synchroniczny (wtedy licznik wyzeruje sie na zbocze zegara) Kod: process (RAM_WR,RAM_CLK) begin if (RAM_WR'event and RAM_CLK ='1') then if(RAM_WR ='1') then licznik<="0000"; else licznik<=licznik+1; end if; end if; end process nie chcę się kłócić, ale czy nie powinno być: process (RAM_WR,RAM_CLK)...
Tu masz rysunki wyjaśniające obie idee skracania cyklu licznika. Synchroniczny (CLK - przebieg wejściowy, A52 - asynchroniczne, kombinacyjne wykrycie stanu 52, RST - synchroniczny reset licznika na wyjściu przerzutnika D, stan - stan licznika, zliczona liczba): http://obrazki.elektroda.pl/8337402500_1... Asynchroniczny (CLK - przebieg...
To układ potrzebuje aż 32 elementów Czy ktoś wie z czego może wynikać aż tak duża różnica? pewnie w logu syntezy jest informacja co zostało wyoptymalizowane i dlaczego; w pierwszym przypadku CD4017_wyjscie <= (others => '0') rejestr CD4017_wyjscie jest zawsze "0000" wiec kompilator go usunal i cala logikę, która od niego zależy, w drugim rejestr...
Ok, dzieki, juz znalazlem, na jakiejs stronie licznik 3-15 (a to w sumie jeden ch...) Sprawa byla bardzo prosta :) tak jak sie spodziewalem. Nie bylem tylko pewny czy reset jak ma 0, to czy cos zmienia, ale zmienia tylko jak jest 1. Pozdro, Tomasz WL
Układ liczy w dół tylko dlatego, że zastosowałeś przerzutniki z aktywnym zboczem narastającym na wejściu zegarowym. Skoro ma być RESET, bez wykorzystania wejścia asynchronicznego, to znaczy, że trzeba wytworzyć RESET synchroniczny. Zatem konieczne jest dodanie dodatkowych bramek na wejścia D. Potrzebne są dwie bramki OR. Wyjścia do D, natomiast jedno...
Witam. Procedura kalibracyjna POMIAR R Opiszę w tym poście metodykę poprawy dokładności pomiaru, szczególnie wartości na początku każdego zakresu pomiarowego rezystancji. Dokładność ta przekłada się w dużym stopniu na dokładność pomiaru z zakresów C i L. Zakładam że część cyfrowa miernika funkcjonuje - liczniki binarne liczą i wskazują jakieś wartości...
Do budowy falowników to ja używam dsPIC33EPxxxMUxxx. Tam właśnie masz do dyspozycji moduł 7 komplementarnych, szybkich PWM ze wspólną, podwójną podstawą czasu. Każdy kanał może być w pełni synchroniczny z pozostałymi, lub zupełnie niezależny, a trybów pracy jest kilka. A jak chcesz, to możesz mieć 14 osobnych kanałów, ale bez kontroli dead-time. Nie...
Licznik: begin process(reset,enable,clock) begin if reset='1' then sCV <= "0000000000000000"; end if; if CLOCK='1' then if enable='1' then sCV<=sCV + 1; end if; end if; end process; reset powinien byc w tym samym "if" co reszta licznika. Kod będzie bardziej przejrzysty. Raczej stosuj reset synchroniczny, oczywiście zależy czy...
Witam 1. licznik zamiast zliczać do 4 będzie wytwarzał krótkie szpilki ponieważ wyjście Q2 jest połączone z wejściami Reset obu przerzutników 2.multiplekser powinien mieć stan 0 na wejściu INHIBIT pin 6 ,który na schemacie wisi w powietrzu To są błędy uniemożliwiające działanie tego układu a dobrze byłoby jeszcze połączyć z masą niewykorzystane wejścia...
https://obrazki.elektroda.pl/7186671300_... Od kilku lat programuję 8-bitowe mikrokontrolery AVR i przez ten czas zdobyłem trochę wiedzy na ich temat. Poniżej znajduje się kilka ciekawostek o tych układach. Jeśli znacie jakieś inne interesujące informacje, to piszcie. Najnowsza wersja artykułu jest również dostępna na mojej stronie:...
Należałoby uściślić nieco, skoro traktujemy go jako automat i powiedzieć, że ma 14 stanów wyjść albo np. zawartości : 0..13. Przy zawartości 14 następuje reset, czyli 13 jeszcze ma być. Stanów wewnętrznych jako automat być może ma mniej, nie zastanawiałem się. Dodano po 50 Tak sobie teraz skojarzyłem, że choć jest to licznik synchroniczny, to jego automat...
zarowno vhdl jak i ise to nie moja bajka, ale moze przydadza ci sie takie ogolne uwagi: hmmm... spotykalem sie z opiniami aby unikac asynchronicznych sygnalow, ale reseta raczej pozwalano mi zostawic taki globalny reset to jakis 'guzik', ktory ma ustawic cala logike w dobrze zdefiniowany stan poczatkowy; naciskasz reset, F-F sa zerowane, zwalniasz reset;...
Witam ponownie. Cos duzo tych zadan z cyfrowki dostales na Swieta :-). Licznik zliczajacy w naturalnym kodzie dwojkowym modulo 13 (zakladam, ze liczy w gore) robi sie bardzo prosto. "Modulo N" oznacza ilosc stanow licznika. Ma byc 13? Tzn najprosciej gdy zlicza od zera QDQCQBQA=0000 az do QDQCQBQA=1100 - w sumie jest wiec 13 stanow. Gdy pojawi sie stan...
Mam pare pytan o kwestie, ktore wzbudzily moje watpliwosci przy ukladzie takiej komunikacji: - Mam zewnetrzne pamieci RAM( 2K x 8 ) oraz EPROM ( 8K x 8), w schemacie ukladu pamiec RAM adresowana jest bezposrednio z mikrokontrolera, zaś w przypadku ROM mlodsze bity adresu wpisywane sa do zatrzasku sygnalem strobu ALE. Kwestia adresowania ROMu nie budzi...
Wstęp Systemy wideo, niesamowicie popularne w urządzeniach na rynku konsumenckim, zdobywają coraz większe uznanie w urządzeniach użytkowanych w aplikacjach przemysłowych, na rynku motoryzacyjnym i w systemach automatyki przemysłowej. Wzrost udziału tych systemów w wymienionych aplikacjach związany jest mocno z wprowadzeniem standardów HDMI oraz z zwiększoną...
Timer- np. Timer1- jako licznik zlicza impulsy zewnętrzne. Podane na odpowiednią końcówkę- T1 w wypadku ATmega8. Nie potrzebuje żadnego preskalera- bo preskaler dzieli impulsy z zegara- a tu nie ma co dzielić. Ustawiamy bity CS10-CS12 na external clock source- falling lub rising. Czy ustawiamy końcówkę T1 jako wejście- nie pamietam. Można ustawić. Ilość...
nie znam się co prawda na Verilogu, ale kolega J.A miał na myśli (a może się myle :) że proces albo jest asynchroniczny albo synchroniczny, tzn jeśli na liście czułości znajduje się 'clk' to nie ma prawa tam być nic innego, stąd przypuszczam że będzie to wyglądać mniej więcej tak: always (at) (posedge clk) begin if (reset) count <=...
Witam. Modulo 11 w przód trzeba zdekodować stan 1010 i podać impuls na wejście Reset. Dekoder to dwuwejściowa bramka AND. Na wejścia podajesz stan z wyjść B i D. W tył: stan 0110 -> bramka czterowejściowa AND. Z wyjść B i C plus A i D zanegowane. Pzdr.
Twój opis jest NIESYNTEZOWALNY , zastanów się dokładniej nam takim czymś: always wykonują się współbieżnie względem siebie, i do tego mają dostęp (zapis), do tego samego reg ! Unikaj takich rzeczy na przyszłość... Zamień to na jeden blok, nawet jak w symulacji Ci pójdzie, na pewno nie przejdzie syntezy. Dobra, widać po poniższej linijce, że nie masz...
Chodzi mi dokładnie oto/.../ ok, teraz jasne; robisz uklad 'licznik-dekoder' i implementujesz go 4 razy jak w przykladzie, ktory ci podalem wyzej; dodatkowo robisz 4 bitowy rejestr, ktory sluzy za 'count_enable'; po reset ten rejestr ma stan b"0001", czyli pozwala liczyc licznikowi pierwszemu; stan pierwszego licznika = 9 ustawia [synchronicznie] 'count_enable'...
liczniki mod 2,4,8,16 czyli wielekrotnośc 2 robimy bez zerowania... normalnie jak zerujemy to dajemy bramke np. nand którą podpinamy tam gdzie mamy "1" na wyjściach przerzutnikach.. i dajemy ją do reseta.. a z modulo 2,4,8,16 nie dajemy... w przypadku licznika synchronicznego o mod. parzystym konstruujemy go na jonsonie czyli liczba wyprowadzeń x 2...
Pierwszy i bardzo poważny problem zauważyłem w funkcji TIMER1_COMPA, jest nim linijka rjmp uspij. Gdy się wykona, to przerwania pozostaną zablokowane, oraz kilka bajtów na stosie zostanie uwięzionych - głównie adres powrotu z przerwania. Można temu zaradzić poprzez wstawienie pop + pop + sei przed rjmp. Drugi problem, to karygodna pętla główna - dławienie...
Oczywiście, że warto go odratować. Źródła w Basicu w wersji V4 są na Elektrodzie. Po lekkim uporządkowaniu wrzucam poniżej. [syntax=vbnet]$regfile = "m8535.dat" $crystal = 8000000 Config Clock = Soft , Gosub = Sectic Config Sda = Portd.1 Config Scl = Portd.0 Config Timer1 = Timer , Prescale = 64 Config Timer0 = Timer , Prescale = 64 On Timer1 Dcf_start...
Ja bym użył jakiegoś mikrokontrolerka z wbudowanym UART-em, podzielił te słowo n-bitowe na 8 bitowe częsci i wysłał przez UART-a :) a w drugim mikrokontrolerku odebrał i z powrotem złożył te kawałki do kupy:) chociaz w np mikrokontrolerku 8 bitowym i tak nie ma sensu tego składac tylko przechowywac te kawałeczki w odzdzielnych rejestrach/komórkach pamieci...
Niestety są kolejne problemy. Te dwa kondensatory 100nF znacznie poprawiły stabilność, ale wciąż zdarza się, że po uruchomieniu licznik dziesiątek godzin nie wyświetla nic, albo godziny zerują się po 13... albo po wyzerowaniu licznik dziesiątek godzin wyświetla jednocześnie zero i dwa. Wyświetlacze nadal potrafią zgłupieć... Najczęściej zdarza się,...
Witam. Dorwałem wyświetlacz EL(plazmowy) O rozdzielczości 640x400 i obsługujący skalę szarości. Udało mi się nawet znaleźć dokumentację: http://www.esskabel.de/Datenblaetter/LCD... Pozostaje problem jego wysterowania walczę z tym już jakiś czas i jak na razie udało mi się wyświetlić tylko przypadkowe dane albo pionowe pasy....
Zasadniczą właściwością synchronicznej pracy licznika jest jednoczesna (bez żadnych opóźnień) zmiana stanu wszystkich wyjść "Q" układu po każdym narastającym zboczu przebiegu taktującego. Przebieg ten jest doprowadzony równolegle do wejść zegarowych wszystkich przerzutników. Oczywiście nie bezpośrednio lecz przez bramkę AND. Jedno z wejść bramki AND...
Witam, problem polega na tym, że do myszki bez mikroprocesora nie ma co podchodzić. Ogólnie komunikacja z myszka polega na tym, że najpierw z mikroprocesora szeregowo synchronicznie (w takt zegara lini CLOCK linią DATA ) muszę przeslac instrukcję RESET ( FF - szesnastkowo) wyglada to podobnie jak w RS232 z tym że bajt przesylany jest odwrotnie. najpierw...
Czekam na zbocze linii wejściowej(R) i stan '1'ustawiam wyjście RESET <= '0' czemu na 'zbocze i stan', nie mozesz po prostu rozpoznawac stanu '1' ?; to samo dla E; if RESET = '0' and (CLK0'event and ZMIENNA(0) = '1')/.../ zmienna(0) jest przesylana synchronicznie z CLK0, zmienna(1) z CLK1 itd ? wydaje mi sie, ze CLK0, CLK1 itd. to nie zegary, czyli...
Witam, przepisałem moduł od nowa wyrzucając wykrywanie przekroczenia wartości próbek do schematu. Poniżej kod który działa na Spartanie 3 AN 700 nawet przy zegarze 50 MHz. U mnie będzie pracował przy 10 MHz, więc mam nadzieję że tym bardziej będzie dobrze liczył. ----------------------------------------... -- Company:...
https://obrazki.elektroda.pl/7853440200_... *Icebox thermostat* jest termostatem do lodówki zawierającym mniej i bardziej wymyślne funkcjonalności, przy czym większości z nich z pewnością nie znajdziecie w pospolitych termostatach. Zostały uznane za całkowicie zbędne i pozbawione sensu ;) Konfiguracji termostatu dokonuje się bezprzewodowo...
FPGA załatwia liczenie krótkich czasów (poniżej 1us). Zacząłem to robic na TTL ale jak zaczęły się mnożyc i szansa na błąd wzrastać sięgnąłem po FPG, cena około 10zł. Biorąc pod uwagę zajmowana powierzchnię to warto. No i poprawienie błędów nie wymaga skalpela. Poza tym można zasymulować przebiegi wejściowe, obejrzeć wyjściowe. Pomyślałem też aby umieścić...
Ok sprawa wygląda tak, że LSI nie włącza się automatycznie przy resecie bądź zaniku głównego napięcia zasilania. Więc moja funkcja nie działała tak jak powinna Część konfiguracji trzeba wykonywać zawsze przy resecie procesora. Oto działający kod :) Oczywiście już zamówiłem kwarc zegarkowy aby sprawdzić jak to działa na LSE.
http://obrazki.elektroda.pl/6148316100_1... http://obrazki.elektroda.pl/9687194100_1... Mając kilka wolnych chwil, postanowiłem skonstruować odbiornik do bezprzewodowego czujnika stacji pogodowej Oregon Scientific RMR203HG. Stacje tej marki są ogólnie dostępne, jeśli chodzi o wrażenia z użytkowania – działa bez...
1) Dokładnie tak chciałem zrobić, czyli przerwaniem INT0 wykrycie zbocza narastającego i uruchomienie TIMER0 do obliczenia „czas” i od razu z automatu stany niskiego „czas” x 7. Czyli 4 bity poskładane w bajt synchronizacji i tym otworzyć „bramę” do odczytu pozostałych które są tworzone w ten sam sposób. Tylko za...
http://obrazki.elektroda.pl/1351797900_1... Wszyscy chcemy, aby nasze układy FPGA były niezawodne w swoim docelowym środowisku pracy. Szczególnie, jeśli układ taki pracuje w krytycznej dla bezpieczeństwa sekcji urządzenia. W takich aplikacjach musimy przyjrzeć się bliżej nie tylko całej architekturze zakodowanej w FPGA, ale także szczegółom...
Kiedyś umieściłem na obecnie niedostępnej stronie and.elektroda.eu materiał o dekodowaniu sygnału DCF. Urządzenie potrzebne było w urządzeniu, które wymagało synchronizacji czasu w pomieszczeniu gdzie wyprowadzenie anteny zewnętrznej do GPS było utrudnione. Poniżej umieszczam treść oryginalnego materiału, który może być pomocny przy budowaniu urządzeń...
http://obrazki.elektroda.pl/4657030700_1... Pamiętam, gdy kupiłem swój pierwszy procesorowy miernik częstotliwości. Wyposażony pierwotnie w rezonator kwarcowy zapewniający dokładność około 10ppm. Było to całkiem zadowalające, biorąc pod uwagę rozdzielczość częstościomierza oraz możliwość dopasowania obliczeń do odchyłki wzorca. Po krótkim...
licznik resetem prostownikiem synchronicznym stabilizator resetem
siemens micromaster kontrolka renault master ademco express
Niski poziom wody w studni kręgowej - przyczyny i rozwiązania Nierówna praca i szarpanie silnika Mercedes OM628