Zasadniczą właściwością synchronicznej pracy licznika jest jednoczesna (bez żadnych opóźnień) zmiana stanu wszystkich wyjść "Q" układu po każdym narastającym zboczu przebiegu taktującego. Przebieg ten jest doprowadzony równolegle do wejść zegarowych wszystkich przerzutników. Oczywiście nie bezpośrednio...
Witam. Modulo 11 w przód trzeba zdekodować stan 1010 i podać impuls na wejście Reset. Dekoder to dwuwejściowa bramka AND. Na wejścia podajesz stan z wyjść B i D. W tył: stan 0110 -> bramka czterowejściowa AND. Z wyjść B i C plus A i D zanegowane. Pzdr.
Tak, trzeba dodać układ resetu, który po podaniu zasilania asynchronicznie ustawi licznik w stan 07.
Jest dobrze co wstawiłeś bo dzisiaj się dowiedziałem jak wypełniałeś te tablice :) Mój błąd polegał na tym że nie brałem pod uwagę tych stanów wcześniejszych jak wypełniałem tablicę tylko pozycje w rzędach i normalnie na świecie wypełniałem pozycjami (czytając od góry): 01236745. Chyba wiesz co mam na...
Gdy napiecia sa rowne nastepuje reset licznika, ale wczesniej musze pobrac stan licznika do rejestru, w ktorym nastapil reset, ale jak go pobrac, jak ten stan bedzie mniejszy o 1 LSB, bo reset za szybko dziala... W takim przypadku to sprawa jest jeszcze prostsza niz na poczatku to przedstawiles. Nie...
Witam ponownie. Cos duzo tych zadan z cyfrowki dostales na Swieta :-). Licznik zliczajacy w naturalnym kodzie dwojkowym modulo 13 (zakladam, ze liczy w gore) robi sie bardzo prosto. "Modulo N" oznacza ilosc stanow licznika. Ma byc 13? Tzn najprosciej gdy zlicza od zera QDQCQBQA=0000 az do QDQCQBQA=1100...
Tu masz rysunki wyjaśniające obie idee skracania cyklu licznika. Synchroniczny (CLK - przebieg wejściowy, A52 - asynchroniczne, kombinacyjne wykrycie stanu 52, RST - synchroniczny reset licznika na wyjściu przerzutnika D, stan - stan licznika, zliczona liczba): Asynchroniczny (CLK - przebieg...
Witam Na uczelni mam za zadanie zaprojektować 4bitowy licznik synchroniczny na przerzutnikach typu D z funkcją reset. Troszkę poczytałem, przeanalizowałem przebiegi i zaprojektowałem, lecz bo symulacji nie działa on poprawie (nie liczy po kolei). Przesyłam schemat aby zaprezentować i łatwiej zlokalizować...
A dlaczego miałby zaczynać liczenie od 4 skoro w ogóle nie zadbałeś o wymuszenie w jakikolwiek sposób stanu początkowego licznika? Nie wiem co to jest program DSCH i jak działa, ale i tak masz szczęście skoro rusza akurat od stanu 9. Wiem za to jak zachowałby się prawdziwy układ: po włączeniu zasilania...
Wstęp Systemy wideo, niesamowicie popularne w urządzeniach na rynku konsumenckim, zdobywają coraz większe uznanie w urządzeniach użytkowanych w aplikacjach przemysłowych, na rynku motoryzacyjnym i w systemach automatyki przemysłowej. Wzrost udziału tych systemów w wymienionych aplikacjach związany...
Witam! Przepraszam, że tak późno - dopiero dziś kombinowałem i rysowałem. Tu masz asynchroniczny, jak chciałeś na JK i NAND-ach. "Dedykowany" pod 7473 itp. Wyjściami licznika są wyjścia proste: A, B, C, D. Pamiętaj, że 7473 (i inne JK_Master Slave) zatrzaskuje stan wejść przy dodatnim zboczu, a...
Nie wprowadzi każdy, tylko ostatni, o ile to będzie licznik synchroniczny, a innego chyba nawet się nie da zrobić. Niet. Opóźnienie będzie równe najdłuższej ścieżce krytycznej. Jeśli jest to dzielnik 2^N, gdzie składa się z samych przerzutników, najdłuższe opóźnienie będzie wynikało zazwyczaj z...
Timer- np. Timer1- jako licznik zlicza impulsy zewnętrzne. Podane na odpowiednią końcówkę- T1 w wypadku ATmega8. Nie potrzebuje żadnego preskalera- bo preskaler dzieli impulsy z zegara- a tu nie ma co dzielić. Ustawiamy bity CS10-CS12 na external clock source- falling lub rising. Czy ustawiamy końcówkę...
Należałoby uściślić nieco, skoro traktujemy go jako automat i powiedzieć, że ma 14 stanów wyjść albo np. zawartości : 0..13. Przy zawartości 14 następuje reset, czyli 13 jeszcze ma być. Stanów wewnętrznych jako automat być może ma mniej, nie zastanawiałem się. Dodano po 50 Tak sobie teraz...
Licznik: begin process(reset,enable,clock) beg... reset='1' then sCV <= "0000000000000000"; end if; if CLOCK='1' then if enable='1' then sCV<=sCV + 1; end if; end if; end process; reset powinien byc w tym samym "if" co reszta licznika. Kod będzie...
Chodzi mi dokładnie oto/.../ ok, teraz jasne; robisz uklad 'licznik-dekoder' i implementujesz go 4 razy jak w przykladzie, ktory ci podalem wyzej; dodatkowo robisz 4 bitowy rejestr, ktory sluzy za 'count_enable'; po reset ten rejestr ma stan b"0001", czyli pozwala liczyc licznikowi pierwszemu; stan...
Witam szanowni forumowicze. Temat może wydawać się nieskończony i w pewnym sensie tak jest, bo do pełnego zegara jeszcze długa droga, jednak to, co chcę przedstawić jest pełnym, działającym i sprawdzonym rozwiązaniem licznika binarnego tylko i wyłącznie na przekaźnikach. Zawsze mnie korciło, żeby zbudować...
Mam pare pytan o kwestie, ktore wzbudzily moje watpliwosci przy ukladzie takiej komunikacji: - Mam zewnetrzne pamieci RAM( 2K x 8 ) oraz EPROM ( 8K x 8), w schemacie ukladu pamiec RAM adresowana jest bezposrednio z mikrokontrolera, zaś w przypadku ROM mlodsze bity adresu wpisywane sa do zatrzasku...
Witam, mam problem z zadaniem o następującej treści: "Zaprojektować licznik od 0 do 5 (modulo 6), z dodatkowym wejściem sterującym x, "przeskakujący" cyfrę 1 jeżeli x=1." I reszta warunków zadania: "Należy skonstruować sekwencyjny (Moore'a), w pełni synchroniczny układ logiczny, zawierający przerzutniki...
quartus przy probie kompilacji raportuje: j.a To dlatego, że wredny html zamienia < na < i itp.. Tak to przejdzie syntax i syntezę. Ale mam kilka uwag: - jak robisz proces synchroniczny w liście czułości wystarczy sam zegar - z resetem synchronicznym używaj if rst then - else - end...
Problem leży w tym że w Spartanach nie istnieją żadne zasoby (rejestry na których mozna zrobić licznik) które mają wiecej niż jedno wejście reagujące na zbocze. Możliwe rozwiązania: (założyłem że chodziło tobie o zwiększanie licznika sygnałem RAM_CLK a zerowanie sygnałem RAM_WR, bo Twój przykład jest...
Ok sprawa wygląda tak, że LSI nie włącza się automatycznie przy resecie bądź zaniku głównego napięcia zasilania. Więc moja funkcja nie działała tak jak powinna Część konfiguracji trzeba wykonywać zawsze przy resecie procesora. Oto działający kod :) Oczywiście już zamówiłem kwarc zegarkowy aby sprawdzić...
To jest mój pierwszy kod w vhdl. Projekt oparty na cyclone III. Soft Quartus. Układ generuje 8 razy większy czas od wejścia kluczującego ok 125 ms niskim stanem. Na wyjściu jest 8 razy większy sygnał tim1 z dokładnością ok 0,0001. Jeśli jest ktoś chętny do obejrzenia proszę o uwagi co do składni...
Niestety są kolejne problemy. Te dwa kondensatory 100nF znacznie poprawiły stabilność, ale wciąż zdarza się, że po uruchomieniu licznik dziesiątek godzin nie wyświetla nic, albo godziny zerują się po 13... albo po wyzerowaniu licznik dziesiątek godzin wyświetla jednocześnie zero i dwa. Wyświetlacze...
Witam 1. licznik zamiast zliczać do 4 będzie wytwarzał krótkie szpilki ponieważ wyjście Q2 jest połączone z wejściami Reset obu przerzutników 2.multiplekser powinien mieć stan 0 na wejściu INHIBIT pin 6 ,który na schemacie wisi w powietrzu To są błędy uniemożliwiające działanie tego układu a dobrze...
Do budowy falowników to ja używam dsPIC33EPxxxMUxxx. Tam właśnie masz do dyspozycji moduł 7 komplementarnych, szybkich PWM ze wspólną, podwójną podstawą czasu. Każdy kanał może być w pełni synchroniczny z pozostałymi, lub zupełnie niezależny, a trybów pracy jest kilka. A jak chcesz, to możesz mieć 14...
Pamiętam, gdy kupiłem swój pierwszy procesorowy miernik częstotliwości. Wyposażony pierwotnie w rezonator kwarcowy zapewniający dokładność około 10ppm. Było to całkiem zadowalające, biorąc pod uwagę rozdzielczość częstościomierza oraz możliwość dopasowania obliczeń do odchyłki wzorca. Po krótkim...
Witam. Dorwałem wyświetlacz EL(plazmowy) O rozdzielczości 640x400 i obsługujący skalę szarości. Udało mi się nawet znaleźć dokumentację: Pozostaje problem jego wysterowania walczę z tym już jakiś czas i jak na razie udało mi się wyświetlić tylko przypadkowe dane albo pionowe pasy. Próbuję tym sterować...
zarowno vhdl jak i ise to nie moja bajka, ale moze przydadza ci sie takie ogolne uwagi: hmmm... spotykalem sie z opiniami aby unikac asynchronicznych sygnalow, ale reseta raczej pozwalano mi zostawic taki globalny reset to jakis 'guzik', ktory ma ustawic cala logike w dobrze zdefiniowany stan...
FPGA załatwia liczenie krótkich czasów (poniżej 1us). Zacząłem to robic na TTL ale jak zaczęły się mnożyc i szansa na błąd wzrastać sięgnąłem po FPG, cena około 10zł. Biorąc pod uwagę zajmowana powierzchnię to warto. No i poprawienie błędów nie wymaga skalpela. Poza tym można zasymulować przebiegi wejściowe,...
Czekam na zbocze linii wejściowej(R) i stan '1'ustawiam wyjście RESET <= '0' czemu na 'zbocze i stan', nie mozesz po prostu rozpoznawac stanu '1' ?; to samo dla E; if RESET = '0' and (CLK0'event and ZMIENNA(0) = '1')/.../ zmienna(0) jest przesylana synchronicznie z CLK0, zmienna(1) z CLK1...
Pierwszy i bardzo poważny problem zauważyłem w funkcji TIMER1_COMPA, jest nim linijka rjmp uspij. Gdy się wykona, to przerwania pozostaną zablokowane, oraz kilka bajtów na stosie zostanie uwięzionych - głównie adres powrotu z przerwania. Można temu zaradzić poprzez wstawienie pop + pop + sei przed rjmp. Drugi...
nie znam się co prawda na Verilogu, ale kolega J.A miał na myśli (a może się myle :) że proces albo jest asynchroniczny albo synchroniczny, tzn jeśli na liście czułości znajduje się 'clk' to nie ma prawa tam być nic innego, stąd przypuszczam że będzie to wyglądać mniej więcej tak: always (at) (posedge...
Na pewno miał to być częstościomierz. Do licznika impulsów cała ta nieszczęsna płytka w ogóle nie jest potrzebna - tryb taki osiąga się przez wciśnięcie isostatu który zwiera wejście z wyjściem. Prawdopodobnie drugi 7474 na pokładzie ma za zadanie podzielić sygnał zegarowy przez 2, tak żeby reset następował...
(at)BlueDraco - im głębiej w las tym... pojęcie pułapki to dla mnie całkowita nowość. Brakuje mi fundamentów z ogólnej wiedzy o procesorach :/ A co z SVC - to nie będzie czasem synchroniczne przerwanie programowe? Czyli, w uproszczeniu, na przykładzie Cortexowym: - przerwanie: układy peryferyjne...
Wszyscy chcemy, aby nasze układy FPGA były niezawodne w swoim docelowym środowisku pracy. Szczególnie, jeśli układ taki pracuje w krytycznej dla bezpieczeństwa sekcji urządzenia. W takich aplikacjach musimy przyjrzeć się bliżej nie tylko całej architekturze zakodowanej w FPGA, ale także szczegółom...
Witam, problem polega na tym, że do myszki bez mikroprocesora nie ma co podchodzić. Ogólnie komunikacja z myszka polega na tym, że najpierw z mikroprocesora szeregowo synchronicznie (w takt zegara lini CLOCK linią DATA ) muszę przeslac instrukcję RESET ( FF - szesnastkowo) wyglada to podobnie jak...