wejścia altera

Połączenie równoległe wyjść Altera do wspólnego wejścia - bufor 74LVC2T45, bramka AND

Nie wrzucaj żadnych buforów i nie komplikuj sprawy. Właśnie po to jest wyjście typu OC aby można było sobie dobrać poziom napięcie stanu wysokiego do takiego, jaki chce się. Zatem niech FPGA ustawia na wyjściu '0' gdy chce wystawić logiczne 0 i 'Z' gdy chce wystawić logiczną jedynkę. Następnie podciągnij tą linię jakimś rezystorem o umiarkowanej wartości...

Odczyt danych 12-bit 1.4MHz z kamery KAF1404 – alternatywa dla karty akwizycji

Kup sobie coś co konwertuje Camera Link do USB3 i podłącz do PC-ta albo RPI. Są to rzeczy drogie i nie zrobisz takiego grabera samodzielnie, Właśnie dlatego takie rzeczy robi się na FPGA, w których można skonfigurować wejścia jako LVDS. Altera DE0 nano kosztuje 100 euro, coś więcej jak 400 zł więc nie aż tak znów drogo. DE0 nano ma na pokładzie pamięć...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Projekt systemu alarmowego - schemat + źródło dla ALTERA

Projekt specyficznego systemu alarmowego zaprojektowanego przeze mnie na zlecenie. Sygnał na jednym wejściu wyzwala alarm np. po 1s, na drugim po 20s, natomiast kasowanie jest realizowane z osobnego wejścia i w zależności od tego, które wejście spowodowało włączenie alarmu, wystarczy nań podać odpowiedni poziom napięcia lub odpowiednią kombinację bitów....

Jak podłączyć kwarc do dedykowanego wejścia clock w FPGA Altera?

/.../ bez urazy, ale musialem to przeczytac pare razy, by zrozumiec o co chodzi ... ;) sprobowalbym 2 rzeczy: 1. puscic zegar z tego kwarcu na clkctrl modul input ext_osc_clk; // twoj oscylator inout dummy_clk_out; // 'niby' wyprowadzamy zegar na zewnatrz // ale przez pin dwukierunkowy _INOUT_! input dummy_clk_enable; // cos, co 'niby' steruje buforem...

Jak poprawnie podać sygnały wejściowe do FIR Compiler Altera w modulatorze sigma-delta?

Witam ponownie. Wreszcie dorwałem się do sprzętu i udało mi się uruchomić Signal Tap. Poniżej przedstawiam wyniki i działanie takiego projektu: http://www.fullinstrumentale.neostrada.p... Najpierw spradziłem w jakich relacjach do siebie są zegary RMCK, OSCLK i OLRCK: http://www.fullinstrumentale.neostrada.p...

Sterownik matrycy LCD w układzie Altera Cyclone III

Witam, tematem mojej pracy inżynierskiej jest sterownik matrycy LCD. Z Uczelni wypożyczyłem układ Altera Cyclone III i muszę zaprogramować wyświetlacz 128x64 px w środowisku Quartus. Wykonywałem w nim jakieś proste programy jednak ten wyświetlacz mnie oraz mojego promotora trochę przerósł :P W dodatku w internecie strasznie trudno znaleźć jakiekolwiek...

Altera Max10 NEEK - nowa płytka ewaluacyjna TerasIC dla FPGA Altera

http://obrazki.elektroda.pl/5801112400_1... MAX10 to FPGA firmy Altera, który staje się coraz popularniejszy. Wzrost zainteresowania tym układem związany jest z zwiększającymi się wymaganiami co do mocy obliczeniowej układów w rozmaitych, zarezerwowanych dotychczasowo do mikrokontrolerów urządzeniach. Zarzuca się im często brak elastyczności...

Izolowany galwanicznie interfejs jednokierunkowy open-drain 10 Mb/s

Podnieciłem się tym, że zadziałało. A problemy były. 1 - odwrotnie narysowałem gniazdo JTAG. Nie wiem jak to sie stało ale tak wyszło. Zanim do tego doszedłem to ze 2 godziny minęły, bo nie miałem innej PCB z Alterą aby wyeliminować problem programatora. 2 - pojawił sie problem z syntezą wejścia BiDir i musiałem dodac połączenie drutem 3 - nie dostarczono...

Altera EPM 70XX - szukam datasheet i schematu programatora do wersji nieISP

Witam! Nie ma że utajnione - mam rozpiskę wyprowadzeń, tylko nie bardzo rozumiem oznaczenia skrótów :( Jakieś linie adresowe (pewnie do makroceli) , jakby dwa wejścia do programowania szeregowego i kupa innych co się nie mogę połapać. W końcu dla zasady (że się da!) rozpracuję to sam... Tylko szkoda mi czasu. Jeśli chcesz podeślę opisy na priva Propozycja:...

Projekty VHDL w MAX PLUS II z telekomunikacji na zestawie Altera 2500/10000 bramek

Standardowy "studencki" przykład światła uliczne . Chociaż ostatnio mój prowadzący poszedł o krok dalej w ewolucji tematów labolatoryjnych i wymyślił nowy temat. Jest to dekoder instrukcji z jednostką ALU mikroprocesora. Zawiera 16bit rejestr, dwa 8bit wejścia ,16bit wyjście, 4bit wejście wyboru instrukcji i wejście zegarowe. Wyjście 16bit jest podczepione...

Poszukuję konstruktora do prototypu z Xilinx Spartan i Altera Cyclone/Stratix

Układ ma służyć do generowania podglądu stereoskopowego z dwóch kamer HD . Najlepiej by było żeby złożony sygnał 3d wychodził na standardowy monitor komputerowy (złącze vga DVI , HDMI) Jeśli chodzi o przetworzenie sygnałów to w najprostszym przypadku chodziło by o pobranie jednego sygnału R(składowa czerwona ) i dodaniu do niej sygnału G i B z drugiej...

Zdalny RS232 (po sieci ethernet) - jak najprościej?

Można osiągnąć to za pomocą wejścia konsolowego w switchu/routerze? Elektrycznie jest to to samo, no ale logicznie? Widziałem kilka routerów, przeglądając sieć, które miały schowane w środku RS232 gdzieś na goldpinach, ale mój czy ma - nie wiem. Mam pod ręką SpeedStream'a 5851, firmy Efficient Networks. Jest o nim sporo w sieci - manuale itp (to w zasadzie...

Licznik modulo 53 na układzie 7493 w Altera Quartus - jak przedłużyć czas trwania liczby 52?

Tu masz rysunki wyjaśniające obie idee skracania cyklu licznika. Synchroniczny (CLK - przebieg wejściowy, A52 - asynchroniczne, kombinacyjne wykrycie stanu 52, RST - synchroniczny reset licznika na wyjściu przerzutnika D, stan - stan licznika, zliczona liczba): http://obrazki.elektroda.pl/8337402500_1... Asynchroniczny (CLK - przebieg...

Wybór prostego układu programowalnego do obsługi wyświetlacza 7-segmentowego

Hmm... to nie jest kod BCD, ani to co ja myślałem na początek, że ma być. Masz cztery wejścia logiczne i ma się pojawić taki kod na wyjściu? No to już w ogóle bajka (; Możesz rozpisać sobie tabelkę i zminimalizować (podstawy cyfrówki) i wykorzystać normalne TTL/CMOS, bramki i te sprawy. No chyba, że zależy Ci na układach programowalnych, to wystarczy...

Nowy akcelerator z układem programowalnym FPGA dla komputerów PC

https://obrazki.elektroda.pl/2363681100_... Aplikacje obliczeniowe o dużej przepustowości i różnorodne obciążenia obliczeniowe są motorem wprowadzania układów programowalnych (FPGA) do komputerów PC w postaci kart – programowalnych akceleratorów itp. Spółka Achronix Semiconductor i BittWare (marka firmy Molex), zaprezentowały...

Podstawy związane z FPGA... (środowisko + literatura).

Jeszcze chciałem zapytać o narzędzia (środowiska) do wizualnego projektowania układów FPGA. Czy producenci chipów takie oferują? (a może firmy trzecie?) Chodzi mi o funkcjonalność podobną do MATLAB/Simulink gdzie schemat logiczny układa się graficznie z pojedynczych bloków, na starcie mamy wszystkie wejścia i wyjścia, a użytkownik łączy odpowiednie...

[FPGA][ALTERA/INTEL] Simulation Waveform - nieoczekiwane stany Unknown Forcing

No to jest jeszcze opcja ze sam wpisujesz te X do pamięci :wink: . Pokaż co się dzieje na interfejsie do zapisu RAM. Najlepiej to pokaż przebiegi ze wszystkich wejść/wyjść ramu.

Projekt pilota RC5 z klawiaturą matrycową i dekoderem na ALTERA - algorytm działania

Witam. Problem dotyczy projektu jak w temacie. Układ ma obsługiwać klawiaturę, najlepiej matrycową, którą dekoduje dekoder i podaje wartość naciśniętego klawisza na wejścia adresowe pamięci ROM, w której zapisane są kody wszystkich przycisków. Do tego potzrebny jest algorytm działania. Taki projekt mam wykonać na zaliczenie a sesja tuż tuż. Jeśłi ktoś...

[PLD] Funkcje dedykowanych wejść w układach PLD Altera: global clock, clear, OE

Witam! W układach PLD Altery sa 4 wejścia oznaczone jko global clock, global clear, global OE, ded.input. Do czego to służy i kiedy trzeba tych wejść używać?

Jak zrealizować układ kombinacyjny z 32 wejściami i 1 wyjściem?

Altera z serii MAX3000A np. EPM3064A

[epm3064] Czy wejścia dedykowane w EPM3064 reagują szybciej na taktowanie zegara?

Witam! Układ EPM3064 (podobnie jak i inne układy firmy Altera) posiadają po cztery wejścia dedykowane jak np GLOBAL CLOCK, czy to wejście po prostu szybciej reaguje na taktowanie zegara zewnętrznego niż gdybym podłączył go pod zwykłe wejście? Czy jest jeszcze jakaś inna zaleta?

Najtańsza czujka ruchu z wyjściem cyfrowym lub sonda z przetwornikiem AC

Czujke chce podłączyć do płytki firmy Altera DE2 poprzez piny GPIO. Dlatego wydaje mi się, że czujka musi miec na wyjsciu sygnal dyskretny (lub byc zespolona z prztwornikiem ). Czyli do [url=http://users.ece.gatech.edu/~hamble... produktu? Jeśli tak, to spokojnie taka czujke podepniesz. Wyjście NO, jeden z pinów czujki do masy, drugi do wejścia....

EPM240 - pierwszy projekt licznika 8-bitowego w Quartus

Do symulacji "timing requirements" nie muszą być spełnione, to jest ważne dopiero jak chcesz uruchomić projekt w fizycznym układzie FPGA. Wtedy musisz dodać plik *.sdc do projektu, gdzie poinformujesz syntezator jaka jest częstotliwość zegara(bardzo ważne), opóźnienia sygnałów na wyjściach/wejściach FPGA(ważne jeśli jesteś podłączony do interfejsu który...

Mikrokomputer COBRA 1

W tabeli chyba brakuje opisu /Q1 który aktywuje zapis do latch U18 trzymający stronę pamieci U25 (A14-A18). Trzeba będzie dodać. faktycznie brakuje. Dodano po 4 możnaby wtedy łatwo dodać drugi '138 i podwoić (zagęścić) dekodowanie peryferiów IO. Takie rozwiązanie będzie wymagało sumowania kilku wyjść dla interfejsu ATA, czyli w przypadku kroku po 2......

USBee AX pro - analizator, generator, oscyloskop - proszę o opinię kolegów.

Czy posiadając klon USBee AX można go w jakiś sposób zmusić do pracy jako USB Blaster (progr. Altera) - takie rozwiązanie proponuje chińczyk w swoim MiniLogic, niestety MiniLogic nie posiada wejścia analogowego ..

Jak stworzyć regulowany generator prostokąta 2MHz na FPGA Altera?

No to tu właściwie sam układ jest prosty. Musisz zrobić wyzwalany generator paczek impulsów. Przychodzi zbocze sygnału Fprf, jest zapamiętywane w pierwszym przerzutniku synchronizatora, wyjście tego przerzutnika wchodzi na wejście D drugiego przerzutnika, który jest taktowany sygnałem 2 MHz, tu chodzi o to by początek paczki był zsynchronizowany z sygnałem...

FPGA Altera DE0 - Problem z odczytem temperatury z czujnika DS18B20

Wydaje mi się że robię to dosyć dobrze zegar wybrałem 20ns(50MHz) jednie z tym wejściem na 1-wire mogłem zrobić błąd bo jest dwu stronne ale sprawdze to... ale wydaje mi się ze ModelSim-Altera 6.4a jest nie dopracowany i tak będę musiał inaczej dojść do rozwiązania

Projekt na MAX plus II firmy altera lub projekt na kartce?

Witam otrzymałem projekt do zdrobinia i nie bardzo potrafie to zrobić. Zaprojektować układ kombinacyjny, który otrzymuje na wejściach 2 liczby binarne bez znaku K[7..0] i L[7..0] i daje na wyjściu liczbę M[7..0]. Dana wyjściowa jest sumą tych z danych K[] i L[], które zawierają nieparzystą liczbę "jedynek". Jeśli tak K[], jak i L[] zawierają parzystą...

Jak zasilić dwa PLL-e z jednego generatora w Cyclone II FPGA?

Witam serdecznie. Mam następujący problem, na własnej płycie zawierającej FPGA Cyclone II, TQFP144 mam podpięty generator kwarcowy (CMOS) 25MHz do dedykowanej nogi clk2 pin 21, pozostałe wejścia zegarowe zgodnie z zaleceniami noty spięte do masy. Z założenia miałem wykorzystywać tylko jeden PLL. Okazało się, że potrzebuję innych wartości zegara i potrzebuję...

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Hej, Do słowa symulacja zniechęciła mnie uczelnia, kojarzy mi się z wiecznym patrzeniem w symulator nie widząc rzeczywistego urządzenia. No tam jest błąd było 1 bo próbowałem z debouncerem, który negował - chciałem odszumić drgania przy zakładaniu jumperów. Teraz jest 0 - po bożemu. Zmieniłem ten kod i zamiast symulować to w schematicu podłączyłem pod...

Rozpiska złącza zasilania monitora CTX PanoView 745 - napięcia 5V i 12V

Tak jak kolega pisze - można wykorzystać napięcia bezpośrednio z wolnego złącza komputera a gniazdko na płycie głównej zdaje się w widoku z przodu rozrysowane jest powyżej (gwiazdki to wejścia). To by się zgadzało tylko dla jednego rodzaju płyt z procesorem CTX, ale był i drugi z procesorem Altera i jest nieco inny. Jeśli masz z CTX, to prawdopodobnie...

Jak napisać strukturalnie rejestr 9-bitowy na przerzutnikach D w VHDL?

Witam. Jak co 2 tyg mam wejściówkę z vhdla i wszystko szło dobrze do czasu napisania pewnego programu STRUKTURALNIE bo funkcjonalnie zrobiliśmy z kumplem. Zadanie polega na napisaniu strukturalnie rejestru 9 bitowego na przerzutnikach typu D. Czyli muszę zaprojektować zapewne 9 przerzutników typu D STRUKTURALNE. oprócz tego rejestr musi zapisywać informacje,...

Jakie małe programowalne układy logiczne mają przyszłość?

Które małe (do maksymalnie 40 nóżek) układy programowalne możecie polecić? Nie polecam podejścia na zasadzie "wybieram taki układ, aby miał mało nóżek, bo łatwo go zamontować". Nie wiem czy jest sens tak się ograniczać, szczególnie na etapie nauki. Dzięki za odpowiedź. Tyle, że ja nie wybieram układu tylko do nauki, ale do konkretnych zastosowań. I...

[Verilog] Obsługa PS2 i VGA na Altera Cyclone II - problem z timingiem

Z czym jest to związane i jak to obejść? Nie obejść, tylko wykorzystać dodatkową logikę sterującą między twoimi blokami. Zakładając że każdy Twój moduł osobno działa po prostu "uber-pro" . Stwórz Sobie maszynę stanów FSM, która będzie monitorować stany IP PS/2 oraz na tej podstawie sterować IP VGA (na przykład zmieniając kolory). Rozrysuj na papierze...

[VHDL] Jak zacząć projekt sumy szeregu w VHDL z wejściem SW i wyjściem LED?

Dzięki za odpowiedzi, mam to wgrać na płytkę Altera Cyclone II. Właśnie chyba mam to napisać w takiej postaci jak zapisałem. Może mam użyć pętli if lub for? No sam nie wiem jak to zrobic :( Po prostu x - mam podawac z czterech pierwszych przelacznikow SW na plytce a n - z czterech kolejnych przelacznikow SW.

Sterowanie liniami we/wy (przełączanie wejść na różne wyjścia)

Wyjście odwzorowaniem wejścia. To ma działać jak zwykłe zworki, tylko sterowane elektronicznie (żeby nie trzeba było ręcznie przerzucać magistrali). Jeżeli chodzi o wprowadzoną dodatkową oporność, to myślę że nawet do 100omów/linia będzie ok. Przełączenie będzie na polecenie programu - sam czas przełączenia nie gra roli (mogą być nawet dziesiątki milisekund)....

Alorium XLR8 - zgodna z Arduino płytka rozwojowa z Altera MAX 10 (FPGA)

http://obrazki.elektroda.pl/4156464300_1... Firma Alorium Technology wprowadziła do sprzedaży nowy model płytki rozwojowej o nazwie kodowej XLR8. XLR8 w odróżnieniu do większości dostępnych na rynku klonów Arduino łączy funkcjonalność mikrokontrolera AVR z możliwościami układów FPGA. Sercem płytki jest układ MAX 10 firmy Altera współdziałający...

Quokka - płytka prototypowa z FPGA i WiPy i sterownikiem H-Bridge (Kickstarter)

https://obrazki.elektroda.pl/4220537500_... Quokka to finansowany za pośrednictwem serwisu Kickstarter projekt płytki prototypowej Evgenyego Muryshkina. Sercem płytki jest układ Altera Cyclone IV (EP4CE6E22C8) firmy Intel. Programowanie płytki odbywać może się z użyciem Quokka Develpment Toolkit (QDT) i języka C#. Płytka posiada wlutowany...

Czy można zaprogramować ALTERA EPM7032 bez JTAG za pomocą Byte Blaster?

A co wiesz na temata XC9572 - bo o niego w szczególności mi chodzi?? Nigdy nie widziałem go na oczy, a nie interesowałem się nim, ale w specyfikacji jest napisane że ma interfejs JTAG oraz pamięć FastFlash (cokolwiek by to miało znaczyć). Jest to typowa kość CPLD, cztery bloki po 18 makrocel, na wejściu prawdopodobnie matryca AND na którą wchodzi do...

Gra Pong zrealizowana z użyciem układu FPGA

http://obrazki.elektroda.pl/5334445500_1... Pong jest grą komputerową porównywaną do tenisa. Jest także najprawdopodobniej pierwszą grą stworzoną na komputery przez Atari w 1972 r. W grze dwóch graczy używa paletek do odbicia ruchomej piłki na pole przeciwnika. Wygrana następuje po zdobyciu przez jednego z graczy 9 punktów. Do stworzenia...

Jak zmusić Quartusa do użycia clock enable w przerzutniku D?

Czesc, Z wysylaniem zegara z FPGA to nie taka prosta sprawa i jak juz J.A zauwazyl, najlepiej jest jak zegar jest na PCB i idzie zarowno do FPGA (dedykowane wejscie) jak i do odbiornika. Wtedy zarowno FPGA jak i odbiornik sa perfekcynjie synchroniczne. (o ile zegar jest routowany jako zegar na PCB czyli dociera do wszystkich ukladow w tym samym czasie)....

Jak szybko zbierać dane z 12-bitowych ADC przy 65Msps? Opcje: FIFO, SRAM, FPGA, STM32

Ilość próbek jeszcze nie jest dokładnie określona, więcej oznacza większy zakres możliwości zastosowania, około 500 na ADC raczej będzie trochę za mało, około 1000 na ADC będzie zadowalające - czyli przydałoby się móc zapisać z 8kB danych (możliwość zapisania ze 2X więcej będzie użyteczna - to pozwoli zachować gotowość do dalszego zbierania danych po...

ALTERA 3064 - generowanie przebiegu prostokątnego, amplituda 5-10V, 50% wypełnienia

Jestem studentem (ale nie elektroniki; tylko na Mechatronice). Mieliśmy trochę elektroniki (ale nie mieliśmy nic, ani jednej laborki, poza dwugodzinnym wykładem w którym gość mówił o wszystkim od FPGA, CPLD, ASIC, mikrokontrolerach PIC, po języki jak VHDL, itd. Tylko jeden wykład :) ). A Prof. od projektu nakazał zastosowanie Altery, jako układu sterujacego...

Dlaczego VHDL (EPM240T100) jest lepsze od rysowania schematów?

ale chyba if falling_edge(clk) też jest dopuszczalne? oczywiście, rzecz w tym, ze rising/faling_edge wyzwala jakaś akcje jednorazowo ('punktowo') w okresie zegara, a if (clk = '1') then przez cały czas gdy clk jest w stanie wysokim; z 'bramkowego' punktu widzenia 'rising_edge' podepnie clk do wejścia zegarowego przerzutnika; if (clk = '1') stworzy...

Chiński odbiornik SDR na układach Mirics zamiast SDRPlay RSP1 - doświadczenia?

Ja używam SDR Console, IMHO SDR Console jest znacznie wygodniejszy w obsłudze niż SDR Uno. Odbiornik jak dotąd sprawuje się podobnie do oryginału mimo różnic konstrukcyjnych. Co mogę napisać po krótkim czasie obserwacji. Przy podniesionych warunkach propagacyjnych odbiornik dostaje szajby. Świadczy to o kiepskich obwodach wejściowych. W oryginalnym...

Jak wykorzystać FPGA Altera EPM7032LI44-15 do sterowania frezarką?

Witam ;], Powyzszy projekt jest moim drugim podejsciem do zagadnien FPGA. Poprzedni (tez gdzies na elektrodzie publikowalem zdjecia) byl robiony recznie. Nie mam raczej zadnego doswiadczenia z ukladami Xilinxa ale programator dla nich jest powszechnie dostepny w necie (mialem tez schemat do niego w ksiazce ale juz ja oddalem do biblioteki). Jesli chodzi...

Płytka ewaluacyjna do układu CPLD Altery: MAX 3000A [EPM3064A]

http://obrazki.elektroda.pl/5989565400_1... Wcześniej bawiłem się układami FPGA i CPLD od Xilinxa. Teraz pora sprawdzić, jak sprawy mają się u konkurencji. Wykonałem prostą płytkę ewaluacyjną pod układ CPLD Altery: MAX 3000A Feature EPM3064A Usable gates 1,250 Macrocells 64 Logic array blocks 4 Maximum user I/O pins 66 tPD (ns)...

Oscyloskop z wyświetlaczem VGA oparty na układzie FPGA Intel MAX10 (maXimator)

https://obrazki.elektroda.pl/4483849100_... 1. Dlaczego powstał ten projekt? Założenia. Od paru lat fascynowało mnie zbudowanie własnego oscyloskopu i poznanie pewnych problemów tej tematyki "od podszewki". Pierwsze praktyczne próby realizacji tego tematu podjąłem w czasie studiów, gdy w moje ręce pierwszy raz trafił zestaw maXimator...

Kariera programowalnych układów logicznychSponsorowany

Pięćdziesiąt lat temu powstał pierwszy programowalny układ logiczny do zastosowań komercyjnych, a dostępne dziś części pozwalają inżynierom przekraczać nowe granice technologiczne w wielu branżach. Mark Patrick, Mouser Electronics https://obrazki.elektroda.pl/4592035100_... FPGA ( field-programmable gate array – bezpośrednio...

Altera MAXplus+II - jak zasymulować zbyt duży układ?? HELP!

Mam problem z napisaniem automatu w AHDL'u. Automat po sygnale zezewolenia WR=1 powinien odczytac wejscie I SUBDESIGN 16xF ( I[1..64] : INPUT; K1[1..48] : INPUT; K2[1..48] : INPUT; K3[1..48] : INPUT; K4[1..48] : INPUT; K5[1..48] : INPUT; K6[1..48] : INPUT; K7[1..48]...