xilinx licznik

Jak zaprojektować i zasymulować 16-bitowy licznik dla PicoBlaze w Xilinx?

Nie dziękuje... poradzę sobie zresztą chce to sam zrobić jestem jednym z tych ambitnych ... poszukaj na forum Xilinx'a tam możesz znaleźć przez przypadek gotowe rozwiązanie :) idę spać

Xilinx ISE Design Suite - Błędne wyniki testbench licznika do 3

Programik ten ma za zadanie zliczać ile razy na wejściu był sygnał/.../ a jeżeli doliczy do stanu 11 ma na wyjściu podać sygnał wysoki przyjrzales sie ostrzezeniom kompilatora? moim zdaniem ten kod w ogole nie powinien sie skompilowac, a jesli udalo sie, zastanawiam sie jak kompilator to zrozumial; always (at) (negedge WE_licz) if (!WE_licz) jest to...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Uniwersalny licznik częstotliwości

Po przekompilowaniu i niewielkich zmianach na płytce można by zastąpić tego LSI jakimś tanim Xilinx-em, np. XC9536.

Xilinx Spartan - Jak użyć DCM do generacji sygnału 1Hz z zegara 100MHz?

To nie jest najlepszy sposób ale raczej jedyny. Nawet na spartanie 6 można zejść na minimum 10 czy 5MHz nie pamiętam dokładnie więc w Twoim przypadku bez licznika się nie obejdzie.

Analiza FIFO Block-RAM z dwoma zegarami w ISE Xilinx - różne konfiguracje

moze robie cos nie tak w ustawieniach projektu... uzywam ise xilinx. co trzeba ustawic zeby bylo dobrzE? sadze, ze jest dobrze, ze xilinx przetestowal swoje rozwiazanie setki razy; nie studiowalem szczegolowo twojego przypadku, ale moze kilka ogiolnych slow o fifo; w czym jest problem: fifo musi monitorowac ilosc wpisanych i odczytanych slow do pamieci,...

Jak zacząć z CPLD i FPGA: wybór układu, narzędzia, programowanie VHDL

Co do środowiska to myślę, że jeśli chcesz pracować z Xilinxami to wystarczy Ci udostępniana bezpłatnie wersja Xilinx WebPack ISE do zabaw z CPLD i FPGA, zależnie co wybierzesz. I nie musisz pisać w VHDL'u od razu, jest możliwość rysowania układu z wykorzystaniem elementów dostępnych w bibliotekach (sumatory, liczniki, pamięci, bramki, przerzutniki...

VHDL: Jak usunąć błąd SHARED variables are not supported for synthesis?

Witam wszystkich. Mam problem z napisaniem programu do miernika czestotliwosci. Miernik ten ma mierzyc czestotliwosc z sieci. Miernik ma miec 3 wyswietlacze 7-mio segmentowe, na ktorych ma wyswietlac f w zakresie 0,1 do 99,9 Hz. Czegos juz sie nauczylem w vhdl-u, ale mam problem ktorego nie umiem rozwiazac. 1. Otoż w syntezie wyskakuje mi cos takiego:...

MT Box Lite nie bootuje Nokia N95 – brak zielonej diody, inne modele działają

zawsze zostaje jeszcze Xilinx.... naprawa certyfikatu nie nalezy do najtanszych a z tego co widze licznik na klawaiture masz nadal 0/3

PLL na 2048 kHz - jak zbudować z VCO i Xilinx?

Musze zbudowac wiekszy ukladzik w ktorym znajdzie sie takze PLL na 2MHz. Niestety jest kilka wymagan. - filtr dolnoprzepustowy musi byc sterowany - chcialem wykorzystac cos takiego : http://pdfserv.maxim-ic.com/en/ds/MAX260... - na wejsciu do detektora fazy musza byc liczniki - pll musi miec sterowana dokladnosc ze tak powiem. - w ukladzie bedzie...

Jak zacząć z FPGA? Wybór między VHDL a Verilog, zestawy i oprogramowanie

Oprogramowanie Xilinx-a pozwala na tworzenie układów do FPGA za pomocą schematów elektronicznych (bramki, liczniki itd.) VHDL -w ich oprogramowaniu jest chyba płatny(dawno nie sprawdzałem)

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

Tak już jest jak nie można emocji wyrazić za pomocą postu ;) Wracając to meritum sprawy, uczyć musisz się i tak sam. Nie jest mi znana nawet książka w naszym ojczystym języku, która omawia zagadnienia ściśle omawiające interpretację syntezy opisu HDL z docelowym układem programowalnym i jego dostępnymi blokami. Większości wypadków omawiają składnie...

VHDL: Jak dodać migające diody dla nieznanych danych wejściowych?

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity wyswietlacz is port ( clk : in std_logic; d : in std_logic_vector(7...

Jak zrealizować szybką adresację SRAM 32kB-10ns w urządzeniu z A/D 100MSPS?

DzięX. Kandydata już mam: Xilinx XC9536XL-5PCG44C 5-cio ns układ, mam nadzieję, że wystarczająco pojemny, żeby tam wszedł licznik co najmniej 15-bitowy.... 11PLN i co najważniejsze w sklepiku dwie ulice dalej :)

Czy na małym GAL można zbudować licznik do 5000 z impulsami co 1000?

zróbmy tak jak na powyższym obrazku układ ma dobrze obsługiwać typowy enkoder,czyli liczyć w przód lub w tył, jakieś stany nieustalone itp. muszą być pomijane, czyli nie ma opcji ,że licznik nie wie w ktorą stronę ma liczyć , wyjście informujące o osiągnięciu zadanego stanu licznika jest jedno (najpierw myślałem o 4) po osiągnięciu tego stanu, licznik...

[verilog] Synchronizacja modułów w Verilog dla Xilinx Spartan 2 - problem z CNT_RST

Ma to działać tak: /.../ zrob moze tak: doloz rejestry na aktualny stan licznika, w bloku always taktowanym zegarem aktywny sygnal EN przepisuje wartosc licznika do rejestru i jednoczesnie zeruje licznik; mniej wiecej tak reg [2:0] rejestry; always (at)(posedge clk) if ( EN ) begin rejestry <= cnt; cnt <= 3'b0; end...

Składnia VHDL - pytanie o zmienne i dodawnie

1. Czy można zmienna typu variable Zmienna :std_logic_vector( 10 downto 0) wpisać do variable Zmienna :integer range 0 to 1023. Albo jak wpisać bufor wejściowy z 10 nóżek do integera 2. Czy zapis licznik := licznik + 1 jest poprawny, jeśli licznik jest zmienna typu :std_logic_vector. Pytam bo Active Hdl6.2 daje błąd a na Xilinx jest Ok. a w sumie w...

FPGA Altium Designer 09 - Błąd NgdBuild:604 przy wgrywaniu komponentu

Proponowałbym zacząć od pokazaniu kodu bo po samej nomenklaturze kodu ciężko coś stwierdzić... Ja miałem błąd ale przy innej sytuacji... Wrzuciłem ten błąd w google i: http://www.google.pl/search?q=ERROR%3ANg... Szczerze dalej mi mało mówi prócz braku wsparcia dla bloku "prosty...

Mikrokontroler z min. 12 licznikami 16-bitowymi - czy istnieje taki model?

Hehe, to uczyłby ślepy głuchego :) Sam dopiero w to wchodzę, więc nie będę udawał eksperta. Bawię się Xilinxem i do tego mam płyty rozwojowe. Mój pierwszy układzik właśnie sobie zrobiłem na zasadzie narysowania w WebISE schematu. Prawdę mówiąc to mnie zachęciło, bo pewne rzeczy łatwiej mi przychodzi sobie wyobrazić jako zestaw standardowych scalaków,...

[Verilog] Materiały do modelowania licznika zliczającego w dół w Verilog oraz synteza

zobacz sobie na stronce elektorniki praktycznej jest taki programik webpack zdaje się od xilinxa ktory udostepniają za darmo chyba w niepełnej wersji ale zawsze lepsze to nisz nic a programów do systezy jest wiele ise od xilina , fpga express, leonardo itp. na stronkach o verilogu można się o nich dowiedzieć więcej

Uzywanie zmiennych i malejaca czestotliwosc maksymalna

Przyznam że nie czytałem całego wątku, bo rozwlekl sie maksymalnie, ale przedewszystkim constraint PERIOD postawiony na sygnał zegarowy pozwoli Ci ustalić która ścieżka jest krytyczna, a nie szukać na pałę. Jeśli problemem jest szybkość logiki licznika to wstawia sie licznik johnsona, który w ogóle nie ma logiki, ewentualnie jakieś rozwiązanie kompromisowe....

Propozycje 16-bitowego procesora RISC do zbudowania w 14 dni z GCC-Toolchain

Kiedyś, kiedyś w Elektronice Praktycznej opisany był procesor (w FPGA) o dwu instrukcjach, były to chyba warunkowe ADD r1,r2,r3, oraz NAND r1,r2,r3. Teoria mówi, że wystarczy tylko jedna. Pamięta ktoś, jaka? Programowanie przypomina pewnie BrainFuck'a, ale układ powinien być zadziwiająco mały. Ciekawe w ilu drobnych TTL'ach by to się dało zamknąć? Albo...

ADF4001 - Problemy z pętlą PLL w radioodbiorniku na pasmo lotnicze 118-136 MHz

Teraz zauważyłem jeszcze, że u ciebie bity kontrolne Function Latch są ustawione na 11, a powinny być na 10, co oznacza, że wpisujesz teraz do Initialization Latch. Pewnie poprawienie tego zapewne nic nie zmieni, bo to prawie takie same rejestry, tyle, że IL resetuje liczniki N i R. Co do wspomnianego błędu programu to [url=http://wiki.analog.com/resources/fp...

[VERILOG] Xilinx Spartan 3 - Błąd syntezera przy projekcie zegara szachowego w Verilog

ja bym to zrobil tak: [w kodzie sa komentarze, ktory byc moze cos wyjasnia] [syntax=verilog] module dekada (CLK, RST, CE, SET, prst1, prst2, prst3, prst4, Q0, Q1, Q2, Q3, zero); input CLK, RST, CE, SET; input [3:0] prst1; // input [2:0] prst2; // chyba typo input [3:0] prst2; input [3:0] prst3; input [3:0] prst4; output [3:0] Q0; output [3:0] Q1; output...

RS232 wysłyłanie danych - rozbieżność na terminalu

Mógłby być warunek if reg_clock1 = 5207 then reg_clock1 <= (others=>'0'); txd <= not txd; else reg_clock1 <= reg_clock1 + 1; end if ale to i tak nie zmienia działania programu. Jeżeli chodzi o obsługę RS-232 to i tak trzeba zastosować licznik, bo przy użyciu DCMu nie osiągniesz zegara 9.6 kHz. Już nawet nie chodzi o to, że to będzie...

Program w VHDL do sterowania wyświetlaczem 7-seg na XC95108

Witam, Z tego co pamiętam to jest dostępna funkcja przesuwająca zawartość rejestru w prawo lub w lewo, więc można przesuwać w lewo i dodawać 1, aż do sytuacji kiedy będą same '1' i wtedy czekać na reset. Póżno już, więc jutro wrzucę przykładowy kod. A tak na marginesie dlaczego wyświetlacz 7-seg, czyli 7 wyprowadzeń są przypisane tylko 4? ten kod wyżej...

VHDL - Jak zmierzyć prędkość obrotu enkodera za pomocą sygnałów?

Witam serdecznie ! Pisze program który na podstawie sygnałów z enkodera ma wyznaczyć kierunek obrotu , położenie oraz prędkość. Tak więc kierunek i położenie zrobiłem na podstawie licznika rewersyjnego (i to działa) . Ale mam problem z pomiarem prędkości. Układ ma zliczać impulsy z enkodera w czasie zadanym przez generator(gdy G ='1') napisałem coś...

Oscyloskop na AVR prezentacja urządzenia

Przez wykorzystanie 74HC590 można częściowo ( do pewnej częstotliwości) wyelminować Xilinx'a. Sam 74HC590 to licznik binarny.. można uzyskać podział częstotliwości z generatora przez 2,4,8,16,32,64,128. Można tez wykorzystać multiplekser i np 4 generatory, a z uC sterować z którego generatora ma iść taktowanie na ADC i pamięć.

Schemat rejestru SAR do programu Xilinx - poszukiwany projekt

Tu jest rozrysowany rejestr 8 bitowy: http://www.national.com/pf/DM/DM54LS502.... Tu 12 bitowy ale bez schematu wewnętrznego za to są przebiegi http://www.fairchildsemi.com/pf/MM/MM74C... albo coś zsyntetyzować na podstawie poniższego: z użyciem licznika i z adresowalnych przerzutników (jak w 74ls259) { WE - sygnał z komparatora = 1 gdy DAC>UWE...

Jeden układ ale na dwóch schematach. ISE WebPack.

mam kilka uwag po przeczytaniu Twoich wnioskow; w tym co teraz robisz nie pomoze Ci to za wiele, ale moze w przyszlosci sie przyda; kolejnosc uwag raczej przypadkowa; Albo ISE jest głupie i nie umie efektywnie zaimplementować układu z pojedynczych bramek, albo po prostu robi to nieefektywnie bo nie wie co ma powstać. A mając konkretny opis czy schemat,...

Jak ustawić sygnał count_end na jeden cykl zegara w liczniku VHDL?

dziękuje działa Dodano po 14 działa dziękuje ok teraz mam pytanie chce skorzystać z gotowego IP Core dzielenia i go generuję i działa w płycie a w symulacji ISE zgłasza mi ERROR:Simulator:170 - work/dzielenie/dzielenie_a is not compiled properly. Please recompile work/dzielenie/dzielenie_a in file "D:/Bibloteki/BinToBCD/ulepszan...

Xilinx XC4005E FPGA - Jak zacząć przygodę z tym układem? Szukam datasheetu

Potwierdzam, że to całkiem fajna kostka jak na początek nauki projektowania układów logicznych. Programowanie odbywa się za pomocą JTAG'a budową zbliżonego do programatora STK200. "Programowanie" układów FPGA to przedewszystkim logika Boole'a, tj. bramki, przerzutniki, liczniki itp. Więć musisz się podszkolić w tym kierunku. Do tego układu musisz sobie...

Xilinx XC9536XL, Stoper w VHDL - optymalizacja kodu

Żeby zrealizować taki stoper na 36 makrocelach musiałbyś na wejście podać sygnał 100 Hz, który jednocześnie taktowałby liczniki oraz multipleksował wyświetlacze LED - w ten sposób eliminujesz dzielnik sygnału zegarowego. Każda makrocela to jeden rejestr - masz po 4 bity na wyświetlaną cyfrę = 16 bitów, dodatkowe 2 bity na stan dekodera. Każde wyjście...

Jak połączyć licznik 16-bitowy z multiplekserem w Webpack ISE?

Żeby uniknąć nieporozumień, ściągnij tutorial do ISE z strony Xilinx'a: [url=http://www.xilinx.com/support/docum... In-Depth Tutorial - strona 70, stworzenie z HDL symbol do schematu. [url=http://www.xilinx.com/support/docum... tego tutaj Ogólnie sprawdź czy HDL...

Implementacja bloku A/C i liczników w FPGA za pomocą VHDL

Ja mam tylko porównania MaxPlusPlus Altery i ISE Xilinxa, niestety to pierwsze testowałem dla cpld a drugie dla fpga. Wniosek miałem tylko jeden, o ile soft altery chodził względnie szybko to soft xilinxa chodził okropnie wolno (ok 1 minuty na skompilowanie gotowego do wgrania pliku "bitowego") i miał dość wadliwie działający loader via JTAG. Niestety...

Jak zmienić częstotliwość z 4MHz na 10MHz w XC9536XL Xilinx?

tu masz kod - funkjonalnie prawie taki sam ;-)) zmien stale COUNTER_WIDTH (szerokosc licznika w bitach - jak dzielisz przez 10 to 4 bity itd. jak dasz za duzo to nic sie nie stanie) i DIV_ON_CLK4MHZ - przez ile ma byc podzielony zegar wejsciowy tak zeby Ci pasilo (jak dasz 10 to na wyjsciu bedziesz mia 10 MHz). Dodaj do pliku kod, ustaw swoja kosc w...

Wybór układów programowalnych: CPLD czy FPGA dla 32 kanałów PWM?

Witam Chciałbym zacząć przygodę z układami programowalnymi. Od lat zajmuję się AVR 8-bit w C i asm. Naszła potrzeba wykonania wielu sprzętowych kanałów PWM a ukł. programowalne są idealne do tego. Proszę o pomoc w wyborze na start i dalszy rozwój układu, rodziny, środowiska... Założenia i co oczekuję od układów programowalnych: - tolerancja pinów 3.3...

Błędy multi source w zegarze VHDL 24h na 7-seg 4 LED w Xilinx ISE

Witam !!! Po samym kodzie już widzę że pierwszy raz coś piszesz w VHDL-u... Nic Ci nie da jak poprawie ten kod aby nie było multi source... signal div : std_logic_vector (49 downto 0); --dzielnik zegara Taki duży wektor jest nie potrzebny bo 2 ^ 49 daje 562949953421312 a tobie trzeba tylko 2 ^ 26 co daje 67108864. W ten sposób tworzysz niepotrzebny...

[VHDL] Implementacja przycisków w stoperze na FPGA Xilinx Spartan2 XC2S200

Witam, Jestem w trakcie tworzenia projektu stopera w VHDL’u na płytce FPGA Xilinx Spartan2 XC2S200 jednak utknąłem w pewnym miejscu i pomimo przeszukiwania forum nie mogę znaleźć rozwiązania. Mianowicie mój problem polega na zaprogramowaniu guzików stopera. Stoper został sprawdzony w laboratorium i działa prawidłowo na switchach jednak problem...

Jak zaprojektować licznik modulo N (1 < N <= 50 mln) z układami 7490/93/192/193?

Sprawdzone na szybko - na XC3S200 wg Webpack ISE licznik będzie popranie pracować dla 170MHz ; ) Oj kusicie, kusicie. :-) Zaczynam myśleć poważnie o xilinx'ie. Ale musiałbym zaczynać od podstaw. Co prawda kiedyś na studiach pisało się małe programiki w VHDL'u ale to było przedszkole. Od czego zacząć ? jaki zestaw startowy do testowania ? Może ktoś...

Jak wyprowadzić pojedynczy pin z magistrali 8-bitowej w FPGA Xilinx ISE 8.2?

Witam Od ok 2 tygodni zajmuje się FPGA Xilinxa. Korzystam z ISE WP 8.2. Mam pytanie związane z edytorem schematów - jak wyprowadzić jeden pin (jeden przewód) z magistrali np. 8 bitowej. Przykładowo chce podzielić częstotliwość na liczniku 8bitowym przez 64 - jak podpiąć bufor do konkretnej linii? Dzieki!

1-Wire+VHDL. Reset czujnika temperatury. Zamieszczony kod.

Witam , poprawilem programik lecz nie jestem pewien jego dzialania. Gydby ktos mogl pomoc prosil bym o sugestie. ----------------------------------------... -- Company: -- Engineer: -- -- Create Date: 08:48:08 05/30/2007 -- Design Name: -- Module Name: glowny - Behavioral -- Project...

VGA Mono - Atmega. Wyświetlanie monochromatycznego obrazu.

To nie będzie trudne. ogólny algorytm będzie jakoś tak: 1. wykryć zbocze SV i wyzerować licznik linii 2. wykrywać zbocza SH i inkrementować licznik linii 3. gdy licznik linii jest w przedziale 0-vfp (vfp - vertical front porch) generować "ciemność" 4. gdy licznik linii przekroczy vfp to sa to "linie z obrazem" 5. gdy licznik linii przekroczy vfp+lnum...

Jak ułatwić pracę PIC16F84 z EPROM? Szukam układu do łatwiejszej komunikacji

:arrow: mikmas Wziawszy pod uwage Twoje ograniczenia nr. 1), 2) i 3) sadze, ze do obslugi rownoleglego EPROMu bedziesz musial zuzyc pare rejestrow szeregowo-rownoleglych do zadawania nowego adresu ( zakladam, ze czasem instrukcje z EPROMu nie beda wykonywane sekwencyjnie, wiec prosty licznik binarny nie wystarczy ), oraz jakis multiplexer do odczytywania...

Licznik VHDL: zliczanie do 100, przesuwanie jedynki, losowe wartości wyjścia

ModelSim na to ;) : ** Error: (vsim-3601) Iteration limit reached at time 0 ps A wyjaśnienie na stronie Xilinx'a: http://www.xilinx.com/support/answers/19... Nadal myślę, że to nie problem nadania wartości początkowej, tylko sposobu w jaki następuje przypisanie współbieżne. Pozdrawiam Łukasz

[VHDL] Jak zasymulować kod w ISE 11.1 bez Waveform test bench?

Witaj. To co piszesz wydaje się normalne że nie możesz przesymulować. Pewnie clocka nie masz i innych sygnałów. W tym miejscu proponowałbym Ci abyś doinstalował sobie modelsima xe (tylko dla układów firmy xilinx). W poprzednich wersjach było tak, że tworzyłeś sobie plik *.tbw i ustawiałeś clocka itd. w nowej wersji jest inaczej tworzysz sobie plik test...

Xilinx xc3s200-144. Symulacja OK, ale układ nie działa

Witam. Programuję ten układ prostym przykładem z książki, podczas symulacji jest wszystko OK. Po wgraniu konfiguracji na wyjściu nic się nie dzieje, cały czas jest stan '0'. Oto kod: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity divider is ----------------------------------------... generic ( NBit...

Wybór starter kit CPLD Xilinx: AVT czy Kamami? Który lepszy dla początkującego?

Dzięki za odpowiedź. Soft już ściągnąłem. Brakuje mi co prawda jakiegoś symulatora ale pewnie po prostu go jeszcze nie znalazłem. http://obrazki.elektroda.pl/7587007800_1... Potrzebny Ci jest testbench, czyli zwykły plik *.v (verilog) czy *.vhd (VHDL) z sygnałami pobudzającymi Twój układ. Następnie zaznaczasz tb i kilkasz Check Syntax...

[cpld][vhdl] - 1szy projekt - Licznik do adresowania pamięci ROM

Cześć! Po wielu nieudanych podejściach do stworzenia pierwszego poważniejszego projektu samemu postanowiłem zasięgnąć porady na elektrodzie. Zupełnie pierwsze kroki mam już za sobą (na 704-K Xilinx starter kit) - udało mi się rozrysować schemat, który zsyntetyzował się poprawnie ("migacz" diodą w zależności od naciśniętego przycisku). Poważniejszym...

KrzysioCart Micro SD - rewolucja dla fanów konsoli Pegasus/Famicom.

http://obrazki.elektroda.pl/5144790300_1... Przedstawiam Wam swoje najnowsze dzieło - KrzysioCart MicroSD - kardridż do konsoli Pegasus, który będzie ostatnim, jaki kupisz - żaden inny już nie będzie potrzebny. Kardridż obsługuję 82% wszystkich gier, jakie wyszły na konsolę NES / Famicom / Pegasus. Obsługiwane są następujące mappery...

EDK Xilinx – jak zdefiniować rejestry w VHDL i napisać demo z obsługą LCD?

To ja powiem tak : 2) W drugim punkcie masz za zadanie dodać komponent własny. Treść zadania mówi o tym że ten komponent musi zawierać trzy rejestry. W kreatorze wprowadzasz po prostu 3 rejestry. Do tak stworzonego komponentu wyposażonego w rejestry musisz przypisać odpowiednie parametry. To wszystko kreator ci wygeneruje w VHDL-u. Następnie wchodzisz...

Podstawy związane z FPGA... (środowisko + literatura).

Jeszcze chciałem zapytać o narzędzia (środowiska) do wizualnego projektowania układów FPGA. Czy producenci chipów takie oferują? (a może firmy trzecie?) Chodzi mi o funkcjonalność podobną do MATLAB/Simulink gdzie schemat logiczny układa się graficznie z pojedynczych bloków, na starcie mamy wszystkie wejścia i wyjścia, a użytkownik łączy odpowiednie...

Jakie małe programowalne układy logiczne mają przyszłość?

Jest kilka wiodących producentów układów logiki programowalnej. Układów jest zatrzęsienie i łatwo się w tym pogubić. Rzeczywiście, Lattice jest jednym z większych producentów i specjalizuje się w małych i energooszczędnych układach, niemniej jednak, większość rynku posiadają firmy Intel i Xilinx. Ich układy FPGA są najpopularniejsze, dlatego też proponowałbym...

Jak napisać sterownik PWM do LED w VHDL?

ściągnęłam program xilinx ISE 9.2i ja pracuje z quartus, ise znam slabo, z tym narzedziem za wiele ci nie pomoge; ak mam sprawdzić te kody? mam je sprawdzić pojedynczo czy wszystkie razem hmm... w jakiej ty szkole jestes ? musisz miec kod nadrzedny, w ktorym beda polaczone te podrzedne; musisz powiedziec ise, ktore pliki skladaja sie na projekt, potem...

Wybór prostego układu programowalnego do obsługi wyświetlacza 7-segmentowego

1. Układ 7447 zamienia kod BCD, na strawny dla oka 7-segmentowy wyświetlacz. 2. Nie sprecyzowałeś czy wejście danych ma być podawane szeregowo czy równoległe i jaką ma mieć długość. Sądząc po wypowiedzi chodzi o szeregowe wejścia? 3. Język HDL czy schematic? To więc tak: 1: 4 wejścia szeregowe, multiplekser 4:1 (4 wejścia, 2 wejścia adresowe, 1 wyjście)....

Wszystko o układach programowalnych... podstawowe informacje

Witam, no u mnie to było inaczej ujęte ;) Ściągnąłem drugą dokumentację(z Xilinx'a) i w tej jest tak jak przekopiowałeś ;) Ale mniej więcej o to chodzi, tak? Ftoggle - maksymalna częstotliwość pracy T-flip-flop Fsystem1 - maksymalna dla makroceli z jednym 16b licznikiem Fsystem2 - dla bramek OR Fext1 - tego nie bardzo rozumiem ??? Rext2 - jak wyżej...

Jak napisać funkcję zegara w VHDL, by wyeliminować drgania styków?

Mam taki licznik, jak sygnał zegara podaje się z generatora to układ działa poprawnie, jak odłączy się generator i podaje z przysisku to już nie, i dlatego pytanie jak napisać funkcje zegara by nie było drgań. ----------------------------------------... -- Company: -- Engineer: -- -- Create Date: 08:23:01...

[VHLD] synteza. Sekwencyjność procesu. Co robię źle?

Witam Problem który tu opiszę miałem już wielokrotnie, pewne jest że jest jakaś zasada/metoda opisu której nie znam. Najpierw przedstawię kod: sHomPin <= HOMING_ST; process (sRST,sSTEPCNT(0),sHomPrev,s... begin if (sRST = '1') then sHOMINGcnt <= (others => '0'); sHomPrev <= not sHomPin; elsif (sSTEPCNT(0)'event...

[FPGA] [FPGA][VHDL] Jak zasymulować prosty dzielnik w VHDL?

Zrobiłem RS232 zgodnie z Twoimi zaleceniami kolego Tymon. O dziwo działał od razu, bez żadnych problemów ! Wyszło coś takiego: http://obrazki.elektroda.pl/2951633100_1...

Częstościomierz 1Hz - 1 GHz

FPGA załatwia liczenie krótkich czasów (poniżej 1us). Zacząłem to robic na TTL ale jak zaczęły się mnożyc i szansa na błąd wzrastać sięgnąłem po FPG, cena około 10zł. Biorąc pod uwagę zajmowana powierzchnię to warto. No i poprawienie błędów nie wymaga skalpela. Poza tym można zasymulować przebiegi wejściowe, obejrzeć wyjściowe. Pomyślałem też aby umieścić...

Spartan 3, vhdl i zapis do pamięci flash stanu licznika.

Witam! Pozwoliłem sobie stworzyć nowy wątek, ponieważ nie znalazłem niczego na forum... Kończę pisać projekt, i potrzebuję zapisać dane do kości flash na płycie z układem FPGA (Spartan 3e) Płytka to Spartan 3e Starter Board. Z tego co doczytałem to na płycie są dwa rodzaje pamięci flash: 1) St Microelectronics M25P16 16Mbit Serial Flash 2) Intel TE28F128...

Jak zacząć projekt obsługi DS18B20 na Spartan 3e w VHDL?

Tak wszystko się zgadza dodatkowo choć za to już głowy nie dam układ jest zasilany zewnętrznie pod pinem E8, czyżbyś też miał okazję studiować na pwr ? Na razie czytam jakie są zależności czasowe dla resetu i jutro chyba spróbuję to napisać. Na razie wyobrażam to sobie mniej więcej tak. Spartan ma zegar 50 mhz czyli sygnał clk co mikrosekundę, według...

Licznik VHDL do 32 na FPGA - wszystkie diody zapalone, co robić?

Tak czy inaczej, z mojego punktu widzenia lepiej użyć DCMa, wtedy jestem pewny co to sygnału. DCM pozwala na podzielenie maksymalnie przez 64, http://toolbox.xilinx.com/docsan/xilinx7... zawiera dodatkowo kilka rzeczy w ogóle nie potrzebnych w tym przypadku i ma jeszcze kilka innych wad(co prawda nieistotnych dla...

Jak zwiększyć częstotliwość zegara do 100MHz na CPLD XC9572XL?

Witam, Sprawdziłem twój program pod ISE9.2 Xilinxa i dla XC95288XL-6 daje następujące wyniki: Min Clock Period =12ns. Max Clock Frequecy (fSYSTEM) = 83.333Mhz a więc nie spełnia twoich wymagań. Nie wiem jakie wyniki uzyskałeś dla liczników 8-bitowych, ale nie można tego prosto rozszerzyć na liczniki 32-bitowe gdyż w przypadku liczników synchronicznych...

Wybór mikrokontrolera: PIC czy ARM? Który lepszy do nauki po AVR?

Wiem to. Na razie chcę się tylko pobawić tymi prockami. Nie poszukuje procka pod konkretne zastosowanie tylko do nauki. Na razie chodzi mi o dostępność oprogramowania i programatorów. Dla AVR'ów potrzeba WINAVR (za darmo) + STK-200 (częsći pare złotych) Jak wygląda sprawa dostępnści do oprogramowania na obie rodziny procesorów?? Chce kupić JTAG'a z...

[cpdl][vhdl] Probkowanie sygnalow na zboczu opadajacym

Witam Robię program testowy na CoolRunner-II i zaciąłem się na prostej sprawie. Nie jest to oryginalny kod, ale uproszczona wersja, którą łatwiej będzie zrozumieć. Chcę zrobić tak, żeby licznik liczył nieprzerwanie i był resetowany, jeżeli na opadającym zboczu nCS zmienna data = '0'. I tu jest problem. Wartość zmiennej data poza zboczem opadającym nCS...

Jak zaimplementować licznik taktów w maszynie stanów VHDL dla napisu PKO?

Witam! kierowniku kuli ziemskiej: Zasymulowalem twoj kod w active-hdl i licznik dzialal poprawnie, natomiast automat zatrzymywal sie w stanie PKO_3, ale to chyba z tego powodu ktory opisales, takze juz wiem jak to rozwiazac. Ja napisałem swój kod w ise webpack Xilinxa. Przy implementacji wyskoczył worning że brakuje sygnałów R i licznik na liście czułości...

Poprawny wewnętrzny Reset bez użycia pinu IO [VHDL].

ciekawy problem; przez wiele lat pracowałem tylko z układami Altery/Xilinxa i bylem przekonany, ze wszystkie układy FPGA akceptują tzw. init value w deklaracji, aż przyszło mi programować Lattice... dokument do serii iCE40 mówi wprost, ze wartość rejestrów po power-up jest niezdefiniowana; pomysł z wykorzystaniem 'locked' pll jest niezły; inny sposób...

Jak dodać dekoder BCD na 7 segmentów w XC9572 i WebPack 6.2?

Witam Niedawno zacząłem się bawić układami Xilinx'a (XC9572) i zamierzam zbudowac siakiś prosty układ. Korzystam z edytora schematów ponieważ nie bardzo jeszcze jestem w stanie znaleźć się w językach ABEL czy VHDL itp. Buduję (virtualnie jak narazie) licznik dekadowy (8cyfr) z wyświetlaniem multipleksowym. "Wrzuciłem" do wspomnianego XC9572 (PLCC84)...

Spartan 3 - błędne dane przy odbiorze RS232 na układzie ZL9PLD i ZL10PLD

Posiadam układ zl9pld wraz z zl10pld. Próbowałem go wykorzystać jako odbiornik rs 232. Napisałem własny moduł i działa, ale źle ;D - tzn. odbiera inne dane niż bym oczekiwał. Ściągnąłem gotowy moduł (gdzieś tutaj na forum ktoś wrzucił) i problem jest identyczny. Nawet identyczne błędy są. Na pierwszy rzut oka może się wydawać, że to wina ucf'a lub ustawień...

[FPGA] czasy propagacji - jak sobie z tym poradzić

Taka. a nie inna jak na Spartan-3 niska częstotliwość Twojego algorytmu wyniku z "programistycznego" podejścia do sprawy. Pisanie dziwnych warunków i tworzenie nie wiadomo jakiej logiki kombinacyjnej. Jeśli duże 32-bitowe soft-procesory można rozbujać do 100MHz, to coś nie tego ten Twój algorytm (bo nie zakładam nie wiadomo czego), większości wypadków...

Czym są układy programowalne?

Czym są układy programowalne? Z moich obserwacji wynika, że większość hobbystów na uczelni bądź na elektrodzie coś na ten temat słyszała. I tylko tyle. A wielka szkoda, bo układy programowalne potrafią robić rzeczy, których przy pomocy procesora zrobić się po prostu nie da. Na początek jednak przypomnijmy definicję procesora - układ (niekoniecznie scalony!),...

[VHDL] Sprawdzenie poprawności kodu mini-gry z losowaniem diod i przyciskami P60/P61

Prawdę mówiąc to za bardzo nie wiem nic o symulatorze. Używam pakietu "Xilinx ISE 9.2i". Zgodnie z zaleceniami dokonałem zmian na operacje na wektorach: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity gra is PORT ( --- wyswietlacz --- lampki_wyswietlacz : out std_logic_vector(7...

Jak wykonać operację a <= a + b w procesie synchronicznym VHDL?

Witam, przepisałem moduł od nowa wyrzucając wykrywanie przekroczenia wartości próbek do schematu. Poniżej kod który działa na Spartanie 3 AN 700 nawet przy zegarze 50 MHz. U mnie będzie pracował przy 10 MHz, więc mam nadzieję że tym bardziej będzie dobrze liczył. ----------------------------------------... -- Company:...

Kod VHDL dla windy 5-6 poziomowej – sterowanie piętrami, logika obsługi przycisków

witam problem jest taki: winda ma określony cel - jedzie, otwiera zamyka drzwi, później dostaje kolejny cel i jedzie, chodzi o to żeby w momencie otrzymania celu który jest po drodze zatrzymywała się, a nie jeździła z pojedyńczymi wezwaniami :) ----------------------------------------... -- Company: -- Engineer:...

Samodzielny STOS 16 słów 4 bitowych w VHDL - proszę o pomoc

Rzecz jest koncepcyjnie dosc prosta. bierzesz sobie blok rejestrow typu n.p. RAM16X4S ( dla Xilinxa ) do tego dolaczasz licznik dwokierunkowy czterobitowy. Kazda operacja PUSH zmniejsza licznik o 1 po czym zapisuje dane 4-bitowe pod pozycje wskazywana przez biezaca zawartosc licznika. Operacja POP natomiast najpierw dokonuje odczytu spod adresu wskazanego...

Altium + NanoBoard NB1. Czy spotkał się ktoś z tą płytą? Połączenie z nanoBoard.

Mister_one wiem ze oprocz tego altium Designera jest wymagany Ise web pack Xilinxa (gdyz uzywam ukladu spartan 2E). Kiedy robilem test na liczniku Johnsona (example) wszystko poszlo ok. Czy wstawiajac uklad w oparciu o sam kod vhdl potrzebny jest projekt FPGA i wówczas dołaczam sam kod vhdl plus plik constrains? Czy to wystarczy aby uklad Spartan sie...

Układ programowalny zamiast płyty z ttl-ami. Jak zacząć?

"Wrysowujemy" schemat(bramki, przerzutniki etc.) a program produkuje plik do wrzucenia do programatora. zarowno ise xilinxa jak i quartus altery oferuja edytor schematow; ale powiedz sobie sam szczerze, chcialbys programowac '51 czy jakiegos arma rysujac schemat ? dalo by sie, ale po co ... niestety nie znam literatury, ja sie uczylem korzystajac z...

xc3s200 - brak błędu na INIT_B przy konfiguracji z ATMEGA64 przez UART

hmmm, w najprościej będzie na kodzie do Atmegi: int main() { //char d Dodano po 3 hmmm... trochę mnie to już przerasta... - sprawdziłem zasilanie, umasienie - sprawdziłem przejścia na ścieżkach - wszystkie sygnały w tym zegarek, i DIN dochdzą do spartana - zmieniłem kolejność wysyłanych bitów, orientacje bajtów (taki ciąg synchronizacyjny jak mi podałes...

VHDL: Jak zaprojektować komponent przechowujący dane 22x24 bity z dwoma zegarami?

Tak w zasadzie to licza się elementy "pamieciowe", w CPLD to będą po prostu rejestry. To jest łatwe do oszacowania. Trzeba gdzieś te bity zapamiętać (czyli 24x22=528 bitów) do tego potrzebne będą liczniki adresujące tak ok. 2x5bitów oraz trochę rejestrów na stany FIFO (ok 10) razem trzeba mieć ok. 550 bitów w rejestrach.Dawno nie robiłem niczego na...

Xc3s200 i SPI PCF8833 - komunikacja - impuls zegara

xilinxa przeszukalem i nastawilem sie na jakiegos IP cora od nich ale chyba nie chca mi go uzyczyc, na opencores troche znalazlem ale musze do tego jeszcze przysiasc bo te rozwiazania sa pod cos innego dedykowane, a tak do konca nie potrzebuje gotowcow ale koncepcji. Ja SPI realizuje w sumie na licznikach, multiplexerach i przerzutnikach(czyli pospolicie...

FPGA – jak zaimplementować własny core z OpenCores i połączyć z innymi blokami?

Witam Na wstępie chciałbym zaznaczyć ,że goooglowałem i nic w interesującym mnie temacie nie mogłem znaleźć i dlatego proszę o pomoc. Miałem do czynienia z '51 , potem atmega , między czasie cpld xilinxa w vhdl i teraz zabawiam się troszke w Army7 atmela... Jednak ze względu na możliwości interesuję się powoli FPGA. Informacje które znalazłem w internecie...

Obsługa 2 przełączników "zwiększ<>zmniejsz"

Witam Dziękuje Panu za szybkie zainteresowanie, rzeczywiście ze swojej strony trochę strasznie gmatwam te programy, ale się dop. uczę ;] . Dlatego próbowałem coś sklecić na warunkach if chyba pól nocy siedziałem i myślałem jak wpakować w siebie if-y żeby nie było errorów podczas kompilacji - chodzi mi o coraz większe zagnieżdżanie if-ów - w if-ach heh...

Jak napisać program VHDL dla 6-ściennej kostki z wyświetlaczem i LED?

-- sterowanie zegarem cntclk <= '1' when (clk and w) else '0'; gate-owanie zegara to najgorsza rzecz jaka mozna zrobic w VHDL-u :), nawet narzedzia Xilinxa wykrywaja to i pisza co sadza o taki stylu kodowania ... takze to jest do wyremowania to samo uzyskamy uzywajac enable -- licznik, przyjmuje tylko 6 stanów gdy dobrze zresetowany Counter:...

Kariera programowalnych układów logicznychSponsorowany

Pięćdziesiąt lat temu powstał pierwszy programowalny układ logiczny do zastosowań komercyjnych, a dostępne dziś części pozwalają inżynierom przekraczać nowe granice technologiczne w wielu branżach. Mark Patrick, Mouser Electronics https://obrazki.elektroda.pl/4592035100_... FPGA ( field-programmable gate array – bezpośrednio...

Jak zrealizować 99 kanałów PWM dla diod RGB w fontannie multimedialnej?

RSa w VHDLu możesz opisać szybko i całkiem łatwo. Tym bardziej, że tylko Rx. Sygnał należy nadpróbkowywać, aby unikać zakłóceń, np. 4x szybciej niż prędkość transmisji (im więcej, tym lepiej można się zgrać z zegarem nadawcy). Gdy pojawi się bit startu, czekasz jeden okres próbkowania i sprawdzasz, czy to na pewno on, potem odpalasz licznik impulsów...

Jakie podejście do obsługi błędów w systemach embedded: assert() czy inne metody?

U mnie to jest tak, że daje z reguły assert w takiej postaci: [syntax=c]#define file_short(file) (strrchr(file, '/') ? strrchr(file, '/') + 1 : file) #if ASSERT_MODULE #define assert(condition) \ do { \ if( !(condition) ) { \ printf("Assertion failed: %s, %s:%d:%s()\n", #condition, file_short(__FILE__), __LINE__, __FUNCTION__); \ while(1){}; \ } \ }while(0)...

Jak zasymulować układ na Virtex II przy 100 MHz w ISE?

Wydaje sie ze nie mogę od tak sobie zamienić numeracji tych rejestrów no rzeczywiscie, raczej nie; odpowiadajac mialem przed oczami to, co generuje tzw. megawizard altery zapomnialem, ze Ty pracujesz z xilinxem; a ten megawizard produkuje wlasnie wrapper dookola makra altery; a wrapper to 'otoczka' dookola jakiegos gotowego modulu, ktora laczy go z...

Jak zaprojektować cztery generatory w Xilinx ISE i połączyć je multiplekserem?

Dzień dobry, Miałem do wykonania zaprojektowanie czterech generatorów i połączyć je wszystkie za pomocą multipleksera. Generatory miały być o częstotliwościach 1kHz , 2kHz, 500Hz oraz 5kHz. Przy czym wszystkie generatory mają być z wypełnieniem 50%. W projekcie miałem wykorzystać licznik układu Xilinx oraz generator bazowy 50MHz. Poniżej wykonałem mój...

DIY FRPWM o rozdzielczości pikosekundowej, na układzie FPGA.

https://obrazki.elektroda.pl/4582830900_... Przedstawiam opis PWMa o wirtualnym taktowaniu rzędu 500 GHz, którego sobie nazwałem FRPWM (Fractional Resolution PWM: PWM o Ułamkowej Rozdzielczości). Zrobiłem go już ze 3 lata temu, i najwyższa pora opublikować. Czasami potrzeba PWMa, albo innego generatora impulsów, o dużej rozdzielczości....

Komputer 8-bitowy własnej roboty

http://obrazki.elektroda.pl/6130528400_1... http://obrazki.elektroda.pl/2906458300_1... Witam wszystkich. Chciałbym przedstawić na łamach forum mój projekt, który powstaje już od około pół roku. Tematem projektu jest komputer 8-bitowy oparty o procesor Z80. Założeniem jest, aby zbudować funkcjonalny komputer 8-bitowy...

Czy procedury w maszynie stanów VHDL są syntezowalne?

W większym projekcie nad którym właśnie pracuje natknąłem się na pewien problem - mianowicie z maszyny stanów chcę odwoływać się do procedur i czekać na ich wykonanie. Chciałem się upewnić, że takie podejście będzie syntezowalne więc wykonałem niewielki programik - prosty licznik który odlicza sekundy od 0 do 59 i tak w kółko. Liczba dziesiątek obsługiwana...

Algorytmy zmiennoprzecinkowe dla układów FPGA i ASIC

Generacja natywnego kodu HDL dla operacji zmiennorzecinkowych pozwala na implementację tego rodzaju operacji na sprzęcie z wykorzystaniem VHDLa lub Veriloga. Wszystko to bez mozolnej i trudnej konwersji na liczby stałoprzecinkowe. Dane zmiennoprzecinkowe to preferowany typ zmiennych, w aplikacjach modelowania i symulacji, gdzie liczy się wysoka dokładność...

Przemysł półprzewodnikowy - kto jeszcze został do kupienia?

http://obrazki.elektroda.pl/9018415300_1... Minęło dopiero lekko ponad osiem miesięcy roku 2016, a już mieliśmy okazję oglądać szereg ogromnych przejęć i zakupów pomiędzy firmami sektora półprzewodnikowego. Jakkolwiek liczba transakcji raczej nie jest imponująca, to niektóre z nich opiewają na naprawdę ogromne sumy, jak np. http://obrazki.elektroda.pl/1569653200_1...

[VHDL] Jak poprawnie ustawić RxReady w nadajniku RS232 w VHDL?

Witam, Ściągnąłem kiedyś z tego forum kod do RS232 i próbowałem go przetestować, ale aby to zrobić potrzebowałem dodać do niego RxReady, który będzie sygnalizował zakończenie odbioru bajtu i jego wartość pozostanie niezmieniona do początku kolejnej transmisji. Niestety nie jestem zbyt dobry z VHDL i cały czas niepoprawnie ustawiam ten RxReady ponieważ...

Protel99SE problem z modułem PLD - wyswietla błedy

Witam. mam pytanie - czy kjtos mial juz do cyznienia z projektowaniem ukłądow PLD za pomoca modułu schematics w protelu? Zakupiłem sobie układy xilinx XC9572 PLCC84 - a niestety ISE PACk drazni mnie strasznie i ciagle sie wiesza :( zaczałem probowac sił z modułem PLD protela i neiestety cos nie bardzo mi to wychodzi (SCH ,sim i PCB znam :) ) objawia...