xilinx licznik

Analiza FIFO Block-RAM z dwoma zegarami w ISE Xilinx - różne konfiguracje

moze robie cos nie tak w ustawieniach projektu... uzywam ise xilinx. co trzeba ustawic zeby bylo dobrzE? sadze, ze jest dobrze, ze xilinx przetestowal swoje rozwiazanie setki razy; nie studiowalem szczegolowo twojego przypadku, ale moze kilka ogiolnych slow o fifo; w czym jest problem: fifo musi monitorowac ilosc wpisanych i odczytanych slow do pamieci,...

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

Tak już jest jak nie można emocji wyrazić za pomocą postu ;) Wracając to meritum sprawy, uczyć musisz się i tak sam. Nie jest mi znana nawet książka w naszym ojczystym języku, która omawia zagadnienia ściśle omawiające interpretację syntezy opisu HDL z docelowym układem programowalnym i jego dostępnymi blokami. Większości wypadków omawiają składnie...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

KrzysioCart Micro SD - rewolucja dla fanów konsoli Pegasus/Famicom.

http://obrazki.elektroda.pl/5144790300_1... Przedstawiam Wam swoje najnowsze dzieło - KrzysioCart MicroSD - kardridż do konsoli Pegasus, który będzie ostatnim, jaki kupisz - żaden inny już nie będzie potrzebny. Kardridż obsługuję 82% wszystkich gier, jakie wyszły na konsolę NES / Famicom / Pegasus. Obsługiwane są następujące mappery...

VHDL: Jak dodać migające diody dla nieznanych danych wejściowych?

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity wyswietlacz is port ( clk : in std_logic; d : in std_logic_vector(7...

[VERILOG] Xilinx Spartan 3 - Błąd syntezera przy projekcie zegara szachowego w Verilog

ja bym to zrobil tak: [w kodzie sa komentarze, ktory byc moze cos wyjasnia] [syntax=verilog] module dekada (CLK, RST, CE, SET, prst1, prst2, prst3, prst4, Q0, Q1, Q2, Q3, zero); input CLK, RST, CE, SET; input [3:0] prst1; // input [2:0] prst2; // chyba typo input [3:0] prst2; input [3:0] prst3; input [3:0] prst4; output [3:0] Q0; output [3:0] Q1; output...

Jeden układ ale na dwóch schematach. ISE WebPack.

mam kilka uwag po przeczytaniu Twoich wnioskow; w tym co teraz robisz nie pomoze Ci to za wiele, ale moze w przyszlosci sie przyda; kolejnosc uwag raczej przypadkowa; Albo ISE jest głupie i nie umie efektywnie zaimplementować układu z pojedynczych bramek, albo po prostu robi to nieefektywnie bo nie wie co ma powstać. A mając konkretny opis czy schemat,...

Xilinx ISE Design Suite - Błędne wyniki testbench licznika do 3

nie o to chodzilo z zegarem, to rozwiazanie w zasadzie nie rozni sie od poprzedniego; generalnie w 'swiatku' fpga dazy sie do tego, by wszystkie rejestry byly taktowane jednym zegarem; nie jest to jakas moda, lecz efekt wlasciwosci sprzetu [fpga]; kod powinien miec taka postac: [syntax=verilog] module licznik_do_3 ( input WE_licz, input CLK, output...

VHDL: Jak usunąć błąd SHARED variables are not supported for synthesis?

Witam wszystkich. Mam problem z napisaniem programu do miernika czestotliwosci. Miernik ten ma mierzyc czestotliwosc z sieci. Miernik ma miec 3 wyswietlacze 7-mio segmentowe, na ktorych ma wyswietlac f w zakresie 0,1 do 99,9 Hz. Czegos juz sie nauczylem w vhdl-u, ale mam problem ktorego nie umiem rozwiazac. 1. Otoż w syntezie wyskakuje mi cos takiego:...

Xilinx Spartan - Jak użyć DCM do generacji sygnału 1Hz z zegara 100MHz?

Nie wprowadzi każdy, tylko ostatni, o ile to będzie licznik synchroniczny, a innego chyba nawet się nie da zrobić.

Jak zrealizować szybką adresację SRAM 32kB-10ns w urządzeniu z A/D 100MSPS?

DzięX. Kandydata już mam: Xilinx XC9536XL-5PCG44C 5-cio ns układ, mam nadzieję, że wystarczająco pojemny, żeby tam wszedł licznik co najmniej 15-bitowy.... 11PLN i co najważniejsze w sklepiku dwie ulice dalej :)

Jak zaprojektować i zasymulować 16-bitowy licznik dla PicoBlaze w Xilinx?

Nie dziękuje... poradzę sobie zresztą chce to sam zrobić jestem jednym z tych ambitnych ... poszukaj na forum Xilinx'a tam możesz znaleźć przez przypadek gotowe rozwiązanie :) idę spać

Czy na małym GAL można zbudować licznik do 5000 z impulsami co 1000?

zróbmy tak jak na powyższym obrazku układ ma dobrze obsługiwać typowy enkoder,czyli liczyć w przód lub w tył, jakieś stany nieustalone itp. muszą być pomijane, czyli nie ma opcji ,że licznik nie wie w ktorą stronę ma liczyć , wyjście informujące o osiągnięciu zadanego stanu licznika jest jedno (najpierw myślałem o 4) po osiągnięciu tego stanu, licznik...

Składnia VHDL - pytanie o zmienne i dodawnie

1. Czy można zmienna typu variable Zmienna :std_logic_vector( 10 downto 0) wpisać do variable Zmienna :integer range 0 to 1023. Albo jak wpisać bufor wejściowy z 10 nóżek do integera 2. Czy zapis licznik := licznik + 1 jest poprawny, jeśli licznik jest zmienna typu :std_logic_vector. Pytam bo Active Hdl6.2 daje błąd a na Xilinx jest Ok. a w sumie w...

VHDL - Jak zmierzyć prędkość obrotu enkodera za pomocą sygnałów?

Witam serdecznie ! Pisze program który na podstawie sygnałów z enkodera ma wyznaczyć kierunek obrotu , położenie oraz prędkość. Tak więc kierunek i położenie zrobiłem na podstawie licznika rewersyjnego (i to działa) . Ale mam problem z pomiarem prędkości. Układ ma zliczać impulsy z enkodera w czasie zadanym przez generator(gdy G ='1') napisałem coś...

Wybór układów programowalnych: CPLD czy FPGA dla 32 kanałów PWM?

do tmf: na pewno dobrze policzyłeś potrzebne zasoby dla 32 kanałów PWM? 32 kanały * 8 bitów zapamiętanej wartości PWM + 8 (czy tam ile) bitów licznik z którego korzystają wszystkie kanały i porównują z tym samym jednym licznikiem, nie jest tak? Po co zapamiętywać licznik dla każdego kanale...nie może być tak, że licznik będzie "podłączony" na stałe...

Błędy multi source w zegarze VHDL 24h na 7-seg 4 LED w Xilinx ISE

Witam !!! Po samym kodzie już widzę że pierwszy raz coś piszesz w VHDL-u... Nic Ci nie da jak poprawie ten kod aby nie było multi source... signal div : std_logic_vector (49 downto 0); --dzielnik zegara Taki duży wektor jest nie potrzebny bo 2 ^ 49 daje 562949953421312 a tobie trzeba tylko 2 ^ 26 co daje 67108864. W ten sposób tworzysz niepotrzebny...

Program w VHDL do sterowania wyświetlaczem 7-seg na XC95108

Witam, Z tego co pamiętam to jest dostępna funkcja przesuwająca zawartość rejestru w prawo lub w lewo, więc można przesuwać w lewo i dodawać 1, aż do sytuacji kiedy będą same '1' i wtedy czekać na reset. Póżno już, więc jutro wrzucę przykładowy kod. A tak na marginesie dlaczego wyświetlacz 7-seg, czyli 7 wyprowadzeń są przypisane tylko 4? ten kod wyżej...

1-Wire+VHDL. Reset czujnika temperatury. Zamieszczony kod.

Witam pisze kod ktory ma posluzyc do resetu czujnika temperatury DS1820 , lecz nie wiem czemu to nie dziala... . Jestem poczatkujacym i bylbym wdzieczny za rady . Diody w projekcie sluza do poinformowania mnie czy udalo sie zkomunikowac z ds1820. Oto kod ----------------------------------------... -- Company:...

[cpld][vhdl] - 1szy projekt - Licznik do adresowania pamięci ROM

Cześć! Po wielu nieudanych podejściach do stworzenia pierwszego poważniejszego projektu samemu postanowiłem zasięgnąć porady na elektrodzie. Zupełnie pierwsze kroki mam już za sobą (na 704-K Xilinx starter kit) - udało mi się rozrysować schemat, który zsyntetyzował się poprawnie ("migacz" diodą w zależności od naciśniętego przycisku). Poważniejszym...

Jak napisać sterownik PWM do LED w VHDL?

ściągnęłam program xilinx ISE 9.2i ja pracuje z quartus, ise znam slabo, z tym narzedziem za wiele ci nie pomoge; ak mam sprawdzić te kody? mam je sprawdzić pojedynczo czy wszystkie razem hmm... w jakiej ty szkole jestes ? musisz miec kod nadrzedny, w ktorym beda polaczone te podrzedne; musisz powiedziec ise, ktore pliki skladaja sie na projekt, potem...

Jak ułatwić pracę PIC16F84 z EPROM? Szukam układu do łatwiejszej komunikacji

:arrow: mikmas Wziawszy pod uwage Twoje ograniczenia nr. 1), 2) i 3) sadze, ze do obslugi rownoleglego EPROMu bedziesz musial zuzyc pare rejestrow szeregowo-rownoleglych do zadawania nowego adresu ( zakladam, ze czasem instrukcje z EPROMu nie beda wykonywane sekwencyjnie, wiec prosty licznik binarny nie wystarczy ), oraz jakis multiplexer do odczytywania...

[FPGA] [FPGA][VHDL] Jak zasymulować prosty dzielnik w VHDL?

Zrobiłem RS232 zgodnie z Twoimi zaleceniami kolego Tymon. O dziwo działał od razu, bez żadnych problemów ! Wyszło coś takiego: http://obrazki.elektroda.pl/2951633100_1...

Jak wykonać operację a <= a + b w procesie synchronicznym VHDL?

Witam, przepisałem moduł od nowa wyrzucając wykrywanie przekroczenia wartości próbek do schematu. Poniżej kod który działa na Spartanie 3 AN 700 nawet przy zegarze 50 MHz. U mnie będzie pracował przy 10 MHz, więc mam nadzieję że tym bardziej będzie dobrze liczył. ----------------------------------------... -- Company:...

[FPGA] czasy propagacji - jak sobie z tym poradzić

Taka. a nie inna jak na Spartan-3 niska częstotliwość Twojego algorytmu wyniku z "programistycznego" podejścia do sprawy. Pisanie dziwnych warunków i tworzenie nie wiadomo jakiej logiki kombinacyjnej. Jeśli duże 32-bitowe soft-procesory można rozbujać do 100MHz, to coś nie tego ten Twój algorytm (bo nie zakładam nie wiadomo czego), większości wypadków...

Uzywanie zmiennych i malejaca czestotliwosc maksymalna

Przyznam że nie czytałem całego wątku, bo rozwlekl sie maksymalnie, ale przedewszystkim constraint PERIOD postawiony na sygnał zegarowy pozwoli Ci ustalić która ścieżka jest krytyczna, a nie szukać na pałę. Jeśli problemem jest szybkość logiki licznika to wstawia sie licznik johnsona, który w ogóle nie ma logiki, ewentualnie jakieś rozwiązanie kompromisowe....

Uniwersalny licznik częstotliwości

Po przekompilowaniu i niewielkich zmianach na płytce można by zastąpić tego LSI jakimś tanim Xilinx-em, np. XC9536.

Oscyloskop na AVR prezentacja urządzenia

Przez wykorzystanie 74HC590 można częściowo ( do pewnej częstotliwości) wyelminować Xilinx'a. Sam 74HC590 to licznik binarny.. można uzyskać podział częstotliwości z generatora przez 2,4,8,16,32,64,128. Można tez wykorzystać multiplekser i np 4 generatory, a z uC sterować z którego generatora ma iść taktowanie na ADC i pamięć.

Jak połączyć licznik 16-bitowy z multiplekserem w Webpack ISE?

Żeby uniknąć nieporozumień, ściągnij tutorial do ISE z strony Xilinx'a: [url=http://www.xilinx.com/support/docum... In-Depth Tutorial - strona 70, stworzenie z HDL symbol do schematu. [url=http://www.xilinx.com/support/docum... tego tutaj Ogólnie sprawdź czy HDL...

Licznik VHDL: zliczanie do 100, przesuwanie jedynki, losowe wartości wyjścia

ModelSim na to ;) : ** Error: (vsim-3601) Iteration limit reached at time 0 ps A wyjaśnienie na stronie Xilinx'a: http://www.xilinx.com/support/answers/19... Nadal myślę, że to nie problem nadania wartości początkowej, tylko sposobu w jaki następuje przypisanie współbieżne. Pozdrawiam Łukasz

PLL na 2048 kHz - jak zbudować z VCO i Xilinx?

Musze zbudowac wiekszy ukladzik w ktorym znajdzie sie takze PLL na 2MHz. Niestety jest kilka wymagan. - filtr dolnoprzepustowy musi byc sterowany - chcialem wykorzystac cos takiego : http://pdfserv.maxim-ic.com/en/ds/MAX260... - na wejsciu do detektora fazy musza byc liczniki - pll musi miec sterowana dokladnosc ze tak powiem. - w ukladzie bedzie...

Wszystko o układach programowalnych... podstawowe informacje

Witam, no u mnie to było inaczej ujęte ;) Ściągnąłem drugą dokumentację(z Xilinx'a) i w tej jest tak jak przekopiowałeś ;) Ale mniej więcej o to chodzi, tak? Ftoggle - maksymalna częstotliwość pracy T-flip-flop Fsystem1 - maksymalna dla makroceli z jednym 16b licznikiem Fsystem2 - dla bramek OR Fext1 - tego nie bardzo rozumiem ??? Rext2 - jak wyżej...

Jak zaprojektować licznik modulo N (1 < N <= 50 mln) z układami 7490/93/192/193?

Sprawdzone na szybko - na XC3S200 wg Webpack ISE licznik będzie popranie pracować dla 170MHz ; ) Oj kusicie, kusicie. :-) Zaczynam myśleć poważnie o xilinx'ie. Ale musiałbym zaczynać od podstaw. Co prawda kiedyś na studiach pisało się małe programiki w VHDL'u ale to było przedszkole. Od czego zacząć ? jaki zestaw startowy do testowania ? Może ktoś...

MT Box Lite nie bootuje Nokia N95 – brak zielonej diody, inne modele działają

zawsze zostaje jeszcze Xilinx.... naprawa certyfikatu nie nalezy do najtanszych a z tego co widze licznik na klawaiture masz nadal 0/3

FPGA Altium Designer 09 - Błąd NgdBuild:604 przy wgrywaniu komponentu

Proponowałbym zacząć od pokazaniu kodu bo po samej nomenklaturze kodu ciężko coś stwierdzić... Ja miałem błąd ale przy innej sytuacji... Wrzuciłem ten błąd w google i: http://www.google.pl/search?q=ERROR%3ANg... Szczerze dalej mi mało mówi prócz braku wsparcia dla bloku "prosty...

Jak zacząć z FPGA? Wybór między VHDL a Verilog, zestawy i oprogramowanie

Oprogramowanie Xilinx-a pozwala na tworzenie układów do FPGA za pomocą schematów elektronicznych (bramki, liczniki itd.) VHDL -w ich oprogramowaniu jest chyba płatny(dawno nie sprawdzałem)

[verilog] Synchronizacja modułów w Verilog dla Xilinx Spartan 2 - problem z CNT_RST

Ma to działać tak: /.../ zrob moze tak: doloz rejestry na aktualny stan licznika, w bloku always taktowanym zegarem aktywny sygnal EN przepisuje wartosc licznika do rejestru i jednoczesnie zeruje licznik; mniej wiecej tak reg [2:0] rejestry; always (at)(posedge clk) if ( EN ) begin rejestry <= cnt; cnt <= 3'b0; end...

Propozycje 16-bitowego procesora RISC do zbudowania w 14 dni z GCC-Toolchain

Kiedyś, kiedyś w Elektronice Praktycznej opisany był procesor (w FPGA) o dwu instrukcjach, były to chyba warunkowe ADD r1,r2,r3, oraz NAND r1,r2,r3. Teoria mówi, że wystarczy tylko jedna. Pamięta ktoś, jaka? Programowanie przypomina pewnie BrainFuck'a, ale układ powinien być zadziwiająco mały. Ciekawe w ilu drobnych TTL'ach by to się dało zamknąć? Albo...

Jak zacząć z CPLD i FPGA: wybór układu, narzędzia, programowanie VHDL

Co do środowiska to myślę, że jeśli chcesz pracować z Xilinxami to wystarczy Ci udostępniana bezpłatnie wersja Xilinx WebPack ISE do zabaw z CPLD i FPGA, zależnie co wybierzesz. I nie musisz pisać w VHDL'u od razu, jest możliwość rysowania układu z wykorzystaniem elementów dostępnych w bibliotekach (sumatory, liczniki, pamięci, bramki, przerzutniki...

[Verilog] Materiały do modelowania licznika zliczającego w dół w Verilog oraz synteza

zobacz sobie na stronce elektorniki praktycznej jest taki programik webpack zdaje się od xilinxa ktory udostepniają za darmo chyba w niepełnej wersji ale zawsze lepsze to nisz nic a programów do systezy jest wiele ise od xilina , fpga express, leonardo itp. na stronkach o verilogu można się o nich dowiedzieć więcej

Licznik VHDL do 32 na FPGA - wszystkie diody zapalone, co robić?

Tak czy inaczej, z mojego punktu widzenia lepiej użyć DCMa, wtedy jestem pewny co to sygnału. DCM pozwala na podzielenie maksymalnie przez 64, http://toolbox.xilinx.com/docsan/xilinx7... zawiera dodatkowo kilka rzeczy w ogóle nie potrzebnych w tym przypadku i ma jeszcze kilka innych wad(co prawda nieistotnych dla...

Mikrokontroler z min. 12 licznikami 16-bitowymi - czy istnieje taki model?

Hehe, to uczyłby ślepy głuchego :) Sam dopiero w to wchodzę, więc nie będę udawał eksperta. Bawię się Xilinxem i do tego mam płyty rozwojowe. Mój pierwszy układzik właśnie sobie zrobiłem na zasadzie narysowania w WebISE schematu. Prawdę mówiąc to mnie zachęciło, bo pewne rzeczy łatwiej mi przychodzi sobie wyobrazić jako zestaw standardowych scalaków,...

Jak dodać dekoder BCD na 7 segmentów w XC9572 i WebPack 6.2?

Witam Niedawno zacząłem się bawić układami Xilinx'a (XC9572) i zamierzam zbudowac siakiś prosty układ. Korzystam z edytora schematów ponieważ nie bardzo jeszcze jestem w stanie znaleźć się w językach ABEL czy VHDL itp. Buduję (virtualnie jak narazie) licznik dekadowy (8cyfr) z wyświetlaniem multipleksowym. "Wrzuciłem" do wspomnianego XC9572 (PLCC84)...

ADF4001 - Problemy z pętlą PLL w radioodbiorniku na pasmo lotnicze 118-136 MHz

Teraz zauważyłem jeszcze, że u ciebie bity kontrolne Function Latch są ustawione na 11, a powinny być na 10, co oznacza, że wpisujesz teraz do Initialization Latch. Pewnie poprawienie tego zapewne nic nie zmieni, bo to prawie takie same rejestry, tyle, że IL resetuje liczniki N i R. Co do wspomnianego błędu programu to [url=http://wiki.analog.com/resources/fp...

Schemat rejestru SAR do programu Xilinx - poszukiwany projekt

Tu jest rozrysowany rejestr 8 bitowy: http://www.national.com/pf/DM/DM54LS502.... Tu 12 bitowy ale bez schematu wewnętrznego za to są przebiegi http://www.fairchildsemi.com/pf/MM/MM74C... albo coś zsyntetyzować na podstawie poniższego: z użyciem licznika i z adresowalnych przerzutników (jak w 74ls259) { WE - sygnał z komparatora = 1 gdy DAC>UWE...

Xilinx XC9536XL, Stoper w VHDL - optymalizacja kodu

Żeby zrealizować taki stoper na 36 makrocelach musiałbyś na wejście podać sygnał 100 Hz, który jednocześnie taktowałby liczniki oraz multipleksował wyświetlacze LED - w ten sposób eliminujesz dzielnik sygnału zegarowego. Każda makrocela to jeden rejestr - masz po 4 bity na wyświetlaną cyfrę = 16 bitów, dodatkowe 2 bity na stan dekodera. Każde wyjście...

Xilinx XC4005E FPGA - Jak zacząć przygodę z tym układem? Szukam datasheetu

Potwierdzam, że to całkiem fajna kostka jak na początek nauki projektowania układów logicznych. Programowanie odbywa się za pomocą JTAG'a budową zbliżonego do programatora STK200. "Programowanie" układów FPGA to przedewszystkim logika Boole'a, tj. bramki, przerzutniki, liczniki itp. Więć musisz się podszkolić w tym kierunku. Do tego układu musisz sobie...

Wybór starter kit CPLD Xilinx: AVT czy Kamami? Który lepszy dla początkującego?

Dzięki za odpowiedź. Soft już ściągnąłem. Brakuje mi co prawda jakiegoś symulatora ale pewnie po prostu go jeszcze nie znalazłem. http://obrazki.elektroda.pl/7587007800_1... Potrzebny Ci jest testbench, czyli zwykły plik *.v (verilog) czy *.vhd (VHDL) z sygnałami pobudzającymi Twój układ. Następnie zaznaczasz tb i kilkasz Check Syntax...

RS232 wysłyłanie danych - rozbieżność na terminalu

Mógłby być warunek if reg_clock1 = 5207 then reg_clock1 <= (others=>'0'); txd <= not txd; else reg_clock1 <= reg_clock1 + 1; end if ale to i tak nie zmienia działania programu. Jeżeli chodzi o obsługę RS-232 to i tak trzeba zastosować licznik, bo przy użyciu DCMu nie osiągniesz zegara 9.6 kHz. Już nawet nie chodzi o to, że to będzie...

Jak ustawić sygnał count_end na jeden cykl zegara w liczniku VHDL?

dziękuje działa Dodano po 14 działa dziękuje ok teraz mam pytanie chce skorzystać z gotowego IP Core dzielenia i go generuję i działa w płycie a w symulacji ISE zgłasza mi ERROR:Simulator:170 - work/dzielenie/dzielenie_a is not compiled properly. Please recompile work/dzielenie/dzielenie_a in file "D:/Bibloteki/BinToBCD/ulepszan...

VGA Mono - Atmega. Wyświetlanie monochromatycznego obrazu.

To nie będzie trudne. ogólny algorytm będzie jakoś tak: 1. wykryć zbocze SV i wyzerować licznik linii 2. wykrywać zbocza SH i inkrementować licznik linii 3. gdy licznik linii jest w przedziale 0-vfp (vfp - vertical front porch) generować "ciemność" 4. gdy licznik linii przekroczy vfp to sa to "linie z obrazem" 5. gdy licznik linii przekroczy vfp+lnum...