rejestr xilinx

Schemat rejestru SAR do programu Xilinx - poszukiwany projekt

Potrzebuje schemat rejestru SAR. Jesli ktos posiada jakies informacje jak takie cos wyglada w srodku to prosze o info. Mam go umiescic w programie xilinx, moze ktos posiada gotowy projekt tego rejestru. Z gory dzieki za pomoc

EDK Xilinx – jak zdefiniować rejestry w VHDL i napisać demo z obsługą LCD?

Ja tez trochę poszukałem ale nie znalazłem tej instrukcji bo na bank prowadzący z tego tutoriala korzysta ;). Ale nie ma co płakać tu masz linki za pomocą z pewnością sobie poradzisz : http://www.fpgadeveloper.com/2008/10/mic... http://www.cs.ucr.edu/~harry/classes_fil... http://coen.boisestate.edu/smloo/ee436ee...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

[Xilinx ISE, Spartan 6, VHDL] - Mnożenie liczb 36x36Bit na DSP48A.

Czyli faktycznie udało się dojść do 200MHz. Tak jak mówiłeś, zasoby się podwoiły. Dzięki za słuszne uwagi. Pzdr Sprawdź częstotliwość po place&route a nie po syntezie. Te 200 MHz wyplute przez XST może się okazać bzdurą przy większym projekcie ze względu na opóźnienia w routingu. Ps. A potrafi ktoś wytłumaczyć dlaczego tak to jest i potrzebne jest...

Implementacja algorytmu Karatsuby w VHDL w WeBPack Xilinx - wskazówki?

Zastąp mnożenie wielokrotnym sumowaniem. Ma to wyglądać dokładnie jak mnożenie w słupku na kartce tyle że na liczbach binarnych tj: jeśli na danej pozycji w drugiej liczbie jest 1 to musisz wykonać dodawanie. oczywiście pierwsza liczba musi być proporcjonalnie do bitu przesunięta w lewo. 1101 x 1010 --------------- 1 x 1100 0 x ---- 1 x 1100 0 x -----...

[FPGA] Co to jest slack w timing analysis FPGA Xilinx i jak go interpretować?

1) Co do slacku to szczerze nie za bardzo pomogę bo na ten parametr tak szczerze nie zwracałem uwagi i nigdy nie zgłębiałem tego... 2) fanout http://en.wikipedia.org/wiki/Fan-out http://megaslownik.pl/slownik/angielsko_... 3) Jak widać większa część czasu tracona jest na ścieżkach. Nie wiem jak sobie z tym poradzić. Problem w tym, że...

Xilinx ISE 8.1i – jak skutecznie odinstalować, gdy instalator się zawiesza?

No właśnie to dziwne że przy deinstalacji się wiesza. Ja instalowałem i deistalowałem chyba ze 4 razy i nic wszystko ok. Polecam programik WinAso do optymalizacji rejestrów. Deinstalujesz jakiś program i puszczas ten programik i jak po deinstalacji pozostały jakieś śmieci w rejestrach to WinAso ładnie posprząta te śmieci.

Xilinx XC9536XL, Stoper w VHDL - optymalizacja kodu

Żeby zrealizować taki stoper na 36 makrocelach musiałbyś na wejście podać sygnał 100 Hz, który jednocześnie taktowałby liczniki oraz multipleksował wyświetlacze LED - w ten sposób eliminujesz dzielnik sygnału zegarowego. Każda makrocela to jeden rejestr - masz po 4 bity na wyświetlaną cyfrę = 16 bitów, dodatkowe 2 bity na stan dekodera. Każde wyjście...

[Zlecę] Projekt - PRBS na rejestrach scalonych CPLD - język VHDL (Xilinx)

Witam, Zlecę wykonanie programowalnego generatora binarnych sekwencji pseudolosowych PRBS zrealizowanego przy pomocy rejestrów scalonych na CPLD w języku VHDL (Xilinx). Do projektu wstęp teoretyczny + opis (dokumentacja, obsługa) Płacę przelewem na konto. W razie zainteresowania proszę o kontakt: mail:panstor(at)gmail.com

[VHDL] Jak zaimplementować UART w VHDL do IPCore i adresować rejestry przez PLB?

Witam!!! Ta strona rozwiązuje twój problem, ale widocznie nie potrafisz tego wykonać przy użyciu FIFO i przełożyć na swój projekt. Więc Ja dostosuje się ja do Ciebie. W naszym dziale specjalnie na moją prośbę admin podpoił kompendium abyś najpierw je przejrzał zanim zaczniesz pytać i już wiem że psu na budę moja robota ;) bo nie zajrzałeś tam a tam...

[VERILOG] Xilinx Spartan 3 - Błąd syntezera przy projekcie zegara szachowego w Verilog

ja bym to zrobil tak: [w kodzie sa komentarze, ktory byc moze cos wyjasnia] [syntax=verilog] module dekada (CLK, RST, CE, SET, prst1, prst2, prst3, prst4, Q0, Q1, Q2, Q3, zero); input CLK, RST, CE, SET; input [3:0] prst1; // input [2:0] prst2; // chyba typo input [3:0] prst2; input [3:0] prst3; input [3:0] prst4; output [3:0] Q0; output [3:0] Q1; output...

VHDL – szeregowe wejście, rejestr 8 bit, CRC, wyjście równoległe z nagłówkiem

Do programowania korzystam z Xilinx ISE 9.2i a program to projekt czysto teoretyczny. a to jego kod :

[VHDL + Xilinx EDK] Problem z dodawaniem własnego komponentu

Nie znam całego projektu, lecz z tego opisu co zamiesciłeś nie ma dalszego wykorzystania wyniku dodawania (sum). Syntezer automatycznie usunie taki niewykorzystany blok. pzdr Sum jest wykorzystywany - wartość sum jest przesyłana z kontrolera do microblaze. (at)l_smolinski Nie pamiętam teraz dokładnie, ale kod: sum <= slv_reg0 + slv_reg1; slv_reg2...

Konfiguracja modułu Wiznet W3100a z Xilinx Picoblaze - brak odpowiedzi PING

Używam IIM7010a, odczyt z rejestrów jest prawidłowy, przewód jest dobry bo sprawdzałem na 2 komputerach, po podłączeniu kabla UTP karta sieciowa tylko wysyła dane, ale nic nie odbiera od modułu.

VHDL: Odwrotne przypisanie bitów w STD_LOGIC_VECTOR

To mój pierwszy post tutaj więc witam wszystkich serdecznie. Tak jak Pan Szymon pisał, VHDL jest dość restrykcyjny co do zgodności typów, zakresów, itp. Nie widzę potrzeby używania FOR...GENERATE w takiej sytuacji, wystarczy zwykła pętla for W miejscu gdzie ma nastąpić przypisanie (7 downto 0) do (0 to 7) wystarczy napisać: for i in 0 to 7 loop DATA_OUT(i)...

[verilog] Synchronizacja modułów w Verilog dla Xilinx Spartan 2 - problem z CNT_RST

Ma to działać tak: /.../ zrob moze tak: doloz rejestry na aktualny stan licznika, w bloku always taktowanym zegarem aktywny sygnal EN przepisuje wartosc licznika do rejestru i jednoczesnie zeruje licznik; mniej wiecej tak reg [2:0] rejestry; always (at)(posedge clk) if ( EN ) begin rejestry <= cnt; cnt <= 3'b0; end...

Jak zaprojektować zamek szyfrowy w VHDL z rejestrami przesuwnymi?

Witam wszystkich! Zaczynam uczyć się VHDL'a i po zapoznaniu się z podstawami, postanowiłem opisać (wydaje mi się) prosty układ. Treść: Zaprojektować przy użyciu VHDL układ zamka szyfrowego z szeregowym wprowadzaniem kodu bit po bicie na wejściu D. Ustawiając '1' na wejściu A powoduje wpis szyfru bit po bicie do Rejestru A. Zatwierdzenie wpisu następuje...

Jakie zasoby CPLD/FPGA dla 3 rejestrów 512-bit i 64 komparatorów 8-bit?

Z oszacowaniem nie ma problemu. Napisz projekt a potem dobierasz sobie układ. Tak się zawsze robi. I nie zastanawiaj się nad tym czy CPLD czy FPGA. Najpierw opisz strukturę tego co potrzebujesz w językach z grupy HDL(VHDL czy verilog) podaj syntezie w jakim środowisku Quartus (altera)czy ISE (xilinx) i otrzymasz konkretną odpowiedź czego potrzebujesz....

Jeden układ ale na dwóch schematach. ISE WebPack.

mam kilka uwag po przeczytaniu Twoich wnioskow; w tym co teraz robisz nie pomoze Ci to za wiele, ale moze w przyszlosci sie przyda; kolejnosc uwag raczej przypadkowa; Albo ISE jest głupie i nie umie efektywnie zaimplementować układu z pojedynczych bramek, albo po prostu robi to nieefektywnie bo nie wie co ma powstać. A mając konkretny opis czy schemat,...

Jak zbudować sumator szeregowy 5-bitowy U2 z jednym sumatorem pełnym?

Próbuje to wykonać na podstawie schematu blokowego: http://obrazki.elektroda.net/45_12666826... Przez Input markers mam na myśli oznaczenie wejść w xilinxie, musiałbym podłączyć po 4 wejścia do 'składnika A' i 'składnika B'. Problem własnie w tym, że nie potrafie zaimplementować tych rejestrów, nie wiem jakich i w jaki sposób użyć ; / 4 wejścia...

[Vivado][SoC] - Odczyt danych z logiki programowalnej

Nie wiem jak to jest w Xilinx (a oni kochają utrudniać życie programistom), ale w podobnych układach Altery do systemu SoC można podpiąć coś takiego jak moduł PIO (Paralell I/O), którego rejestry zmapowane są w pamięci RAM. Wtedy w zasadzie wystarczy zapewnić odpowiednią synchronizację odczytu i odczytywać dane jak z odpowiedniej komórki pamięci RAM....

ADF4001 - Problemy z pętlą PLL w radioodbiorniku na pasmo lotnicze 118-136 MHz

Teraz zauważyłem jeszcze, że u ciebie bity kontrolne Function Latch są ustawione na 11, a powinny być na 10, co oznacza, że wpisujesz teraz do Initialization Latch. Pewnie poprawienie tego zapewne nic nie zmieni, bo to prawie takie same rejestry, tyle, że IL resetuje liczniki N i R. Co do wspomnianego błędu programu to [url=http://wiki.analog.com/resources/fp...

[Praca] Inżynier Elektronik w Optel Sp. z o.o. we Wrocławiu - Xilinx, ARM, VHDL

32- letnia firma, laboratorium badawczo - rozwojowe Optel Sp. z o.o. (optel.pl) z siedzibą we Wrocławiu, poszukuje:   Inżyniera Elektronika na stanowisko konstruktora specjalistycznych innowacyjnych urządzeń elektronicznych wymagania:   - wykształcenie wyższe ELEKTRONICZNE - znajomość hardware'u i software'u mikrokontrolerów z rodziny Xilinx, Spartan3,...

Jak pobrać Xilinx WebPack ISE 6.2 bez rejestracji?

Witam, potrzebuje sciągnąć oprogramowanie do cpld konkretnie WebPack ISE 6.2 ze strony www.xilinx.com, jednak aby to zrobić trzeba się tam zarejestrować. Próbowałem już kilka razy i nie dochodzi do mnie e mail aktywujący konto. Wygląda że mają jakiś problem bo to trwa już trzy tygodnie. Może ktoś ma ten pack i mi udostępni albo pozwoli mi skorzystać...

Jak sprawdzić wygenerowany kod AHDL w Quartus II po użyciu GENERATE?

OK, ale po kompilacji nie jest generowane absolutnie nic :] Kompilacja tylko weryfikuje poprawność składniową kodu. Struktura zostanie wygenerowana dopiero po syntezie. A możliwość jej obejrzenia zależy od konkretnego syntesera. W Xilinx ISE Web Pack jest możliwość obejrzenia RTL schematic i tam zobaczysz co zostało wygenerowane poprzez taki fragment...

Jak zrealizować współdzielony dostęp do RAM dla mikrokontrolera i CPLD/FPGA?

Rozwiązanie z SPI jest o tyle fajne, bo zawsze będzie wolniejsze od transmisji równoległej dla typowego uC. Więc nie potrzeby nawet sprawdzać czy bufor jest pusty czy nie. Trzeba tylko co piksel zapewnić działania w tle, w tedy uzyskamy najlepszy framerate dla rozdzielczości oraz będzie pchać z taką prędkością dane ile magistrala/DMA/SPI fabryka dała...

[VHDL] Jak zacząć projektować mikroprocesor 8051 w VHDL na Xilinx?

Zacznij od dogłębnego przestudiowania architektury. Zbierz informacje na temat wszystkich instrukcji oraz ich kodowania. Pogrupuj instrukcje - będziesz miał kilka kryteriów podziału, np: * wg. czasu wykonania (cykle), * długości zakodowanej instrukcji (ilość bajtów), * typu adresowania (rejestry, pamięć, bezpośrednie, I/O, adresowanie bitowe), * rodzaju...

Komparator na Xilinxie, Virtex 4 lub 5, realizacja na DSP48

Rozwiązanie z blokami DSP rzeczywiście przydatne w praktyce, ale jedno wydaje mi się dziwne - te komparatory z coregena zajmują podejrzanie dużo miejsca. Na szybko wklepałem coś w ISE (blok pobiera dane z 2 wejść 14-bitowych i porównuje je za pomocą operatora '<', ustawiając odpowiednio wyjście na '1' lub '0') i mieści się to w 1% XC3S200, nawet...

Jak zrealizować pamięć bez rejestrów wejściowych w Virtex-5?

Ma ktoś może pomysł jak w Virtexie-5 zrealizować pamięć bez rejestrów wejściowych? LUT RAM ? [url=http://www.xilinx.com/support/docum... Virtex-5 Libraries Guide for HDL Designs

Jak zmusić Quartusa do użycia clock enable w przerzutniku D?

Czesc, Z wysylaniem zegara z FPGA to nie taka prosta sprawa i jak juz J.A zauwazyl, najlepiej jest jak zegar jest na PCB i idzie zarowno do FPGA (dedykowane wejscie) jak i do odbiornika. Wtedy zarowno FPGA jak i odbiornik sa perfekcynjie synchroniczne. (o ile zegar jest routowany jako zegar na PCB czyli dociera do wszystkich ukladow w tym samym czasie)....

Identyfikacja rejestratora DVR bez oznaczeń – zdalny dostęp i obsługa przez sieć

niestety nic. przy ładowaniu nic nie ma , a w opcjach jest tylko nazwa napedu cd, i dysk , nic wiecej ;/ [edit] tak samo w środku nic nie ma , wiem tylko że jest chipset spartan xilinx

Interfejs CPLD Xilinx XC9572 do ATmega128: latch 74573 i dekoder adresów VHDL

Próbuję zrobić na matrycy cpld Xilinx XC9572 interfejs do ATmega128 pracującej z zewnętrzną szyną danych. Chciałem w matrycę wpalić: rejestr "latch" na szynę danych zatrzaskiwany sygnałem "ALE" (odpowiednik 74573) oraz dekoder adresów oparty na linach A12,A13,A14,A15 i generujący dwa chip-selecty CS1 i CS2. Jest to chyba najbardziej popularny układ...

Błąd symulacji w Modelsim XE 6.4b przy użyciu Xilinx 11.3 na PC - brak work.test2

Podasz te pliki tutaj? Spróbuje je u Siebie przetestować. Porównaj jeszcze Compile Option w wersji PC, a Laptop. Według foty kompiluje sipo.vhd, a test2.vhd ma problem? Jak nic już nie pomoże, odinstaluj ISE11.3 z ModelSim6.4b, wyczyść rejestry, i zainstaluj najnowszy ISE WebPack 12.2 z ModelSim XE 6.5c do folderów bez spacji. Ja z tej wersji korzystam...

Program w VHDL do sterowania wyświetlaczem 7-seg na XC95108

Witam, Z tego co pamiętam to jest dostępna funkcja przesuwająca zawartość rejestru w prawo lub w lewo, więc można przesuwać w lewo i dodawać 1, aż do sytuacji kiedy będą same '1' i wtedy czekać na reset. Póżno już, więc jutro wrzucę przykładowy kod. A tak na marginesie dlaczego wyświetlacz 7-seg, czyli 7 wyprowadzeń są przypisane tylko 4? ten kod wyżej...

Jak zaimplementować 16-bitowy CRC-CCITT w Xilinxie? Szukam schematu logicznego

Dobrzy ludzie pomóżcie, potrzebuje do projektu w Xilinxie wstawić układ obliczający 16 bitowy kod CRC-CCITT (równanie x^16 + x^12 + x^5 + 1) dla danej ramki. Jako, że we wszystkich źródłach do jakich dotarłem mówią, że schemat logiczny dla obliczeń CRC jest prosty, postanowiłem użyć właśnie tej metody. Jak się okazuje wszędzie tak mówią i chyba dochodzą...

Jak stworzyć program do rejestracji przebiegów z mikrokontrolera na PC?

Jeśli potrzebujesz tego na własny użytek (1szt) można to zrobic w miarę tanim kosztem: Szybki ADC np. MAX1198 - dwa kanały 8bit 100Msps - aż nadto - do tego za darmo :) Pamięc FIFO synchroniczna. Z tego co wiem Texas Instruments posiada takie pamięci na 100 i wiecej MHz 512, 1k, 2k, 4k, nawet do 64k słów 16bitowych - też za darmo :) - wysyłają próbki...

Wykonanie PCB i zakup Xilinx'a do analizatora stanów logicznych Minila

Witam, Przegladalem dzisiaj wyjatkowo dlugo dokumentacje od ft2232c, opis protokolu EPP, schemat tej przejsciowki i troche pobieznie tez zrodla minila... I wyglada na to ze wszystko sie powinno zgadzac, nawet rozrysowywalem przebiegi logiki za tym multiplekserem 4053. Sprobuj moze przebadac sygnal A8 dochodzacy do multipleksera z BDBUS0, od niego zalezy...

VHDL, Spartan-3e - konwertowanie sygnału sinusoidalnego na prostokątny

W tym momencie moja 'wykrywaczka' opiera sie na dwóch rejestrach i bramce AND st <= regist1 OR regist2 'typowe' [alter, xilinx] fpga nie nadaja sie do tego typu rzeczy, moze sa na rynku uklady, ktore maja extra uklady wejsciowe do pracy z sygnalem analogowym; rzecz w tym, ze jesli wejsciowa sinusoida ma mala czestotliwosc, to poziom sygnalu na wejsciu...

Prezentacja wykonanego projektu samogrających organów.

http://obrazki.elektroda.net/43_12247811... Przedstawiam projektu sterowania organami, który powstał w Edinburgh'u. Urządzenie potrafi odgrywać dowolne utwory zapisane w MIDI. Elektronika stworzona do tych organ to właściwie nic skomplikowanego. Do przyciskania klawiszy instrumentu wykorzystano solenoidy. Jako sterownika użyto Xilinx Spartan-3E,...

KrzysioCart Micro SD - rewolucja dla fanów konsoli Pegasus/Famicom.

http://obrazki.elektroda.pl/5144790300_1... Przedstawiam Wam swoje najnowsze dzieło - KrzysioCart MicroSD - kardridż do konsoli Pegasus, który będzie ostatnim, jaki kupisz - żaden inny już nie będzie potrzebny. Kardridż obsługuję 82% wszystkich gier, jakie wyszły na konsolę NES / Famicom / Pegasus. Obsługiwane są następujące mappery...

Projekt rozbudowanej płytki testowej Atmega – jakie moduły i peryferia dodać?

Zastanawiam się czy nie dodać jeszcze gniazda na jakiegoś prostego Xilinx'a. W sumie takie rzeczy jak rejestry przesuwne, multipleksery, kodery/enkodery mógłbym sobie szybko tworzyć samemu. Dodatkowo rozszerzyłoby to możliwości płytki.

VHDL - Sumator-akumulator szybko potrzebne wsparcie

Poprawiłem kod. Działa super. Liczy bez błędów w 1 cyklu. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; [b]--use IEEE.NUMERIC_STD.ALL;[/b] - Czy to jest potrzebne w ogóle? Działa bez tego, ale gdzieś na necie znalazłem, żeby dodać tą bibliotekę. ---- Uncomment the following...

Szerokość danych we/wy wieksza od liczby we/wy ukladu- DCM.

Witam, W moim projekcie szerokosc danych wejsciowych przekroczyla liczbe wejsc/wyjsc ukladu. Narazie mam takie rozwiazanie(np dla 16 bitow): -dziele 16 bitow na 2*8 bitow - wrzucam do rejestru z CLK*2 CLK - zegar pozostalej czesci logiki Potrzebuje jakiegos rozwiazania uniwersalnego. Szerokosc danych wejsciowych i calej logiki projektu jest parametryzowana....

Jak przyspieszyć programowanie FPGA Spartan3 przez JTAG z pliku *.BIT?

Nie wiem czy dobrze zrozumialem, ale wg mnie to zadna filozofia. Plik *.bit to kilka pol w naglowku oddzielonych kolejnymi literami analfabetu, a dalej leci zawartosc pamieci poczynajac od czterech wartosci "FF". Jak chodzi o JTag to chyba tez nie bylo wiekszej fizolofii: do rejestru IR wsuwa sie CFG_IN, a do DR zawartosc pamieci z pliku. To bedzie...

Xilinx ISE na Windows 98 – która wersja jest kompatybilna i gdzie ją znaleźć?

Z braku windowsa 98 nigdy nie sprawdzałem ;) Ale Xilinx udostępnia wszystkie stare wersje ISE WebPack na stronie http://www.xilinx.com/ise/logic_design_p... (wymagana rejestracja). Któraś powinna zadziałać ;)

Chyba prosta sprawa - wykrycie pierwszego wejscia w stan FSM

Nie wiem jaki układ programujesz, ale układy Xilinxa mają globalną linię resetu i zaraz po wgraniu softu na matrycę następuje ustawienie warunków początkowych wszystkich rejestrów. Z twojego punktu widzenia będzie to sytuacja którą opisałeś, najlepiej zajrzyj do dokumentacji od matrycy. Inną kwestią jest to czy na pewno chciałeś coś takiego uzyskać,...

[STM32] Czy korzystać z firmowych bibliotek stlib?

Panuje nawet pogląd, że LPC się programuje tak jak AVR bo się używa zapisów z rejestrami. Wiele ludzi twierdzi, że są prostsze niż STM. ST upakowało naprawdę wypaśne peryferia, ale też je się da programować jak AVR:) Najbardziej śmieszy opinia o tych "mega-wypaśnych" ustawień, jak to musi być skomplikowane, 32-bitowiec, ARM, 1000-stron manual i strasznie...

Xilinx ISE + Modelsim - problemy z podglądaniem pamięci

Witam! Mam problem z podglądem zawartości pamięci podczas symulacji w Modelsimie. Kod pamięci wygląda następująco: type ram_type is array (0 to 15) of std_logic_vector(15 downto 0); signal RAM : ram_type:=(X"0064", X"0064", X"0064", X"0060", X"1064", X"0064", X"0064",...

Nie działający sumator dwóch rejestrów 4 bitowych

Witam wszystkich, próbuję zrobić projekt o następującej treści: Zaprojektować przy użyciu vhdl'a układ złożony z dwóch rejestrów i sumatora: o wejściu informacyjnym A(3:0); wejściach sterujących adres, enable, wpis i rst. Wyjściach Led(6:0) i Carry. Gdy rst ='1' wartość akumulatorów jest zerowana. Gdy adres = '0' liczba A wpisywana jest do rejestru...

Jakie małe programowalne układy logiczne mają przyszłość?

Jest kilka wiodących producentów układów logiki programowalnej. Układów jest zatrzęsienie i łatwo się w tym pogubić. Rzeczywiście, Lattice jest jednym z większych producentów i specjalizuje się w małych i energooszczędnych układach, niemniej jednak, większość rynku posiadają firmy Intel i Xilinx. Ich układy FPGA są najpopularniejsze, dlatego też proponowałbym...

Karta ISA do obsługi wyświetlacza HD44780 oraz I2C

http://obrazki.elektroda.pl/3546939500_1... Konstrukcja będąca tematem wątku powstała jako projekt na zaliczenie przedmiotu na uczelni, którego celem było napisanie sterownika dla systemu Linux do jakiegoś urządzenia. Ponieważ miałem swobodę wyboru tematu sterownika, postanowiłem stworzyć jakieś urządzenie w postaci karty ISA. Złącze...

Jak wyświetlić zawartość 4-bitowego rejestru na LED w VHDL?

----------------------------------------... -- Company: -- Engineer: -- -- Create Date: 19:51:40 07/03/2011 -- Design Name: -- Module Name: Ledrejestr - Behavioral -- Project Name: -- Target Devices: -- Tool versions: -- Description: -- -- Dependencies: -- -- Revision: -- Revision 0.01 - File Created -- Additional...

Poprawny wewnętrzny Reset bez użycia pinu IO [VHDL].

ciekawy problem; przez wiele lat pracowałem tylko z układami Altery/Xilinxa i bylem przekonany, ze wszystkie układy FPGA akceptują tzw. init value w deklaracji, aż przyszło mi programować Lattice... dokument do serii iCE40 mówi wprost, ze wartość rejestrów po power-up jest niezdefiniowana; pomysł z wykorzystaniem 'locked' pll jest niezły; inny sposób...

Wybór prostego układu programowalnego do obsługi wyświetlacza 7-segmentowego

1. Układ 7447 zamienia kod BCD, na strawny dla oka 7-segmentowy wyświetlacz. 2. Nie sprecyzowałeś czy wejście danych ma być podawane szeregowo czy równoległe i jaką ma mieć długość. Sądząc po wypowiedzi chodzi o szeregowe wejścia? 3. Język HDL czy schematic? To więc tak: 1: 4 wejścia szeregowe, multiplekser 4:1 (4 wejścia, 2 wejścia adresowe, 1 wyjście)....

[FPGA] [FPGA][VHDL] Jak zasymulować prosty dzielnik w VHDL?

Jednak jeżeli jakoś nie umieszczę sygnału "cos_tam" w test bench, to nie będzie można go dodać do waveform. Co z tym zrobić ? Nie prawda ty masz chyba jednak problem z obsługa środowiska bo zobacz. Nadole przedstawiam mój kod dodałem rejestr cos_tam 5 bitowy i dział jak należy. Dodatkowo zrobiłem na nim licznik aby widać było że coś się dzieje z tym...

Czy zmiana kolejności instrukcji sekwencyjnych w automacie SRAM pomoże?

nie wiem jak wygenerowac taka pamiec... to model cypres CY7C1386B znalazlem opis CY7C1386D, z punktu widzenia logiki dzialania to z pewnoscia to samo; dzialanie tych ukladow rozni sie od starszych pamieci sram, z ktorymi pracowalem na tyle, ze prawdopodobnie nie ma szans wygenrowanie podobnego modelu za pomoca coregen w ise, czy w quartusie; problem...

Jestem nowicjuszem - Kilka pytań o układy programowalne

Można w kodzie VHDL łączyć takie procesy, jak opisany wyżej oraz zwykłe funktory logiczne, przykładowo kod : y <= a and b; Opisuje bramkę AND z wejściami a i b i wyjściem y. Proces, który zawiera, jak powiedziałeś, zmienne. Jednakże są one zadeklarowane w postaci signal i są typu std_logic_vector, czyli całość zostanie przez syntezer zinterpretowana...

Podstawy związane z FPGA... (środowisko + literatura).

Jeszcze chciałem zapytać o narzędzia (środowiska) do wizualnego projektowania układów FPGA. Czy producenci chipów takie oferują? (a może firmy trzecie?) Chodzi mi o funkcjonalność podobną do MATLAB/Simulink gdzie schemat logiczny układa się graficznie z pojedynczych bloków, na starcie mamy wszystkie wejścia i wyjścia, a użytkownik łączy odpowiednie...

Xilinx ISE Design Suite - Błędne wyniki testbench licznika do 3

nie o to chodzilo z zegarem, to rozwiazanie w zasadzie nie rozni sie od poprzedniego; generalnie w 'swiatku' fpga dazy sie do tego, by wszystkie rejestry byly taktowane jednym zegarem; nie jest to jakas moda, lecz efekt wlasciwosci sprzetu [fpga]; kod powinien miec taka postac: [syntax=verilog] module licznik_do_3 ( input WE_licz, input CLK, output...

Powrót do programowania mikrokontrolerów po 5 latach - co wybrać?

Ja wychodzę z może przewrotnego założenia że uczyć się nie ma co. Osobiście nie uczyłem się nigdy. Po prostu stosowałem rożne rozwiązania. Myślę że nie ma więc sensu roztrząsać jakich konkretnie procków ARM się uczyć. Ja zaczynałem od LPC2xxx, i przesiadka na STM32 wydawała się kosmosem (jakoś dziwnie konfigurowane peryferia (i nie mówię o bibliotekach...

Jak zapisać wyniki symulacji FPGA do pliku CSV w VHDL?

Czesc, Ad1. Teoretycznie plik powinien byc otwarty przy pierwszym wejsciu do procesu i zamkniety na koniec symulacji ale jak jest dla activa to nie sprawdzalem. Mozesz sie "wstepowac" w kod i zobaczyc czy jak wyjdziesz do czasu gdzie zegar jest '1' to mozesz na dysku skasowac plik czy nie. jak nie mozesz to znaczy, ze symulator dalej trzyma go otwartego...

AT91SAM7S256 + UDA1330ATS: jak generować zegar I2S dla zmiennej częstotliwości?

Można dość łatwo, trzeba "tylko" w CPLD się pobawić. Rzecz wygląda mniej więcej tak jak DDS, ale z pominięciem ROMu i DACa. Wyjściem jest najstarszy bit akumulatora fazy (zegar dla DACa) i sygnał z tegoż bitu podzielony przez (256/ilość bitów na ramkę) - zegar danych. Z każdym taktem zegara do akumulatora dodawana jest z góry ustalona wartość programowana...

Komputer 8-bitowy własnej roboty

http://obrazki.elektroda.pl/6130528400_1... http://obrazki.elektroda.pl/2906458300_1... Witam wszystkich. Chciałbym przedstawić na łamach forum mój projekt, który powstaje już od około pół roku. Tematem projektu jest komputer 8-bitowy oparty o procesor Z80. Założeniem jest, aby zbudować funkcjonalny komputer 8-bitowy...

Porównanie ISE WebPACK i ISE Foundation dla FPGA Xilinx XC3S400

Witam Niezależnie od środowiska projektowego można jeszcze skorzystać na przykład z opencores.org. Po rejestracji ma się do dyspozycji bardzo dużo różnych implementacji ( w tym również FFT ) pozdrawiam Bartek

Dlaczego sterownik LTC2624 na FPGA Spartan-3A nie działa? Debugowanie kodu

Chodzi o to ze nie chodzi i szczerze nie do końca wiem co wysłać. no coz ... zakladam, ze masz opis tego LTC2624; mozesz pozluzyc sie analizatorem logicznym chipscope w xilinx by monitorowac to, co pojawia sie na wyjsciu twojej fpga i porownac obrazek z chipscope z tym w dokumentacji; dobrze by bylo tez sprawdzic polaczenia fpga<=>DAC, jak nie...

Programowanie Xilinx XC9572XL (XC9500XL) CPLD z OpenOCD

Uważam, że nie trudno jest znaleźć ISE dla amatora ;) (szukaj w stronę Sonsivri ;) ), poza tym któregoś ISE Xilinx'a chyba można ściągnąć za free (chyba wspomniany Webpack) i obsługuje on na pewno rodzinę XC9500 (w iMPACT). -- dodano -- Właśnie sprawdziłem, za free rejestrację (akurat jestem już zarejestrowany ;) ) można otrzymać licencję do "ISE Design...

Bluescreen 0x50/0x8E przy uruchamianiu TOPWIN6 z programatorem TOP2049 na XP SP3

Problem powodował plik WINDRVR6.SYS. To nie do końca sterownik a raczej plik umożliwiający bezpośredni dostęp do rejestrów czy coś takiego ;) Instalacja sterowników nic nie dawała. Ten plik był w nowszej wersji i dlatego był problem. Po ręcznym usunięciu go z lokalizacji WINDOWS\DRIVERS\ i ponownej instalacji sterowników programator działa. Ten plik...

Xilinx XC4005E FPGA - Jak zacząć przygodę z tym układem? Szukam datasheetu

Tak, JTAG to jest coś a'la ISP dla AVR'a, [url=http://www.xilinx.com/support/progr... masz schemat JTAG'a od Xilinxa, są tam dwa interfejsy, ten drugi to synchroniczny serial interface. Układy FPGA są taktowane oscylatorami kwarcowymi, ich częstotliwość ustawia się podejżewam dzielnikami wewnątrz układu. Z układami programowalnymi...

Obsługa 2 przełączników "zwiększ<>zmniejsz"

Witam Dziękuje Panu za szybkie zainteresowanie, rzeczywiście ze swojej strony trochę strasznie gmatwam te programy, ale się dop. uczę ;] . Dlatego próbowałem coś sklecić na warunkach if chyba pól nocy siedziałem i myślałem jak wpakować w siebie if-y żeby nie było errorów podczas kompilacji - chodzi mi o coraz większe zagnieżdżanie if-ów - w if-ach heh...

Uzywanie zmiennych i malejaca czestotliwosc maksymalna

Witam, w zalaczniku dodalem moj projekt, wykonany w Xilinx ISE 9.2, skompresoany do pliku elektroda.rad. Oprocz tego dodalem wszystkie pliki vhd, ktore wchodza w jego sklad skompresowane w pliku pliki.rad. Plik gora.vhd jest plikiem najwyzszym. Interesujacy mnie kod znajduje sie w pliku kontroler.vhd. Gora.vhd to tylko opakowanie do testow itd. Jest...

VHDL: Jak zaprojektować komponent przechowujący dane 22x24 bity z dwoma zegarami?

Tak w zasadzie to licza się elementy "pamieciowe", w CPLD to będą po prostu rejestry. To jest łatwe do oszacowania. Trzeba gdzieś te bity zapamiętać (czyli 24x22=528 bitów) do tego potrzebne będą liczniki adresujące tak ok. 2x5bitów oraz trochę rejestrów na stany FIFO (ok 10) razem trzeba mieć ok. 550 bitów w rejestrach.Dawno nie robiłem niczego na...

Jak zasymulować układ na Virtex II przy 100 MHz w ISE?

Wydaje sie ze nie mogę od tak sobie zamienić numeracji tych rejestrów no rzeczywiscie, raczej nie; odpowiadajac mialem przed oczami to, co generuje tzw. megawizard altery zapomnialem, ze Ty pracujesz z xilinxem; a ten megawizard produkuje wlasnie wrapper dookola makra altery; a wrapper to 'otoczka' dookola jakiegos gotowego modulu, ktora laczy go z...

[VHDL] VHDL CASE – jak poprawnie użyć '-' (don't care) w warunkach dla 12-bitowych rejestrów?

http://www.xilinx.com/support/answers/45...

UKŁADY PROGRAMOWALNE W PRAKTYCE hasło do instalki xilinx

Na cd-rom jest zapewne jakaś prehistoryczna wersja ISE Webpack... Wejdź na stronę Xilinxa, ściągnij ostatnią wersję ISE Webpack, hasło dostaniesz po darmowej rejestracji.

Błędy licencyjne w Xilinx ISE Web Pack podczas implementacji układu

Masz napisane. Użytego układu i/lub zastosowanych fragmentów kodu nie obejmuje używana przez ciebie licencja. Przeczytaj umowę licencyjną i kup właściwą licencję. Ewentualnie popraw rejestrację, jeżeli była nieprawidłowo wykonana.

UFS box – świecą 4 diody, zwarcie RJ45, grzejący się układ 37AB24510M30C

;/ Masz racje numer tego scalaka to: 37AB 2451 C M30C Ok. dzieki :) zaraz lookne link. Z ciekawości zmierzyłem temp. tych ukłądów (elektonicznym termometram..) i ten o któym pisałem ma ponad 40* (dalej brakło skali na termometrze xD) Co zaskakujące kilka innych układów ma też ponad 30-408!! Atmega ma 32*!! FDTI FT232BM 425-1 ma 37* XILINX (i dalej taki...

Jak opóźnić sygnały w VHDL na układzie Virtex 2 Pro w ISE?

w Virtex/Spartan każda komórka I/O posiada "programmable delay". Bloczek taki jest dołączany na etapie przypisania pinów (pliki UCF), z użyciem modułu edytora PACE. Dzięki temu można wstawić niewielkie opóżnienie, kilka ns (parametr ten podany jest w dokumentacji). Pozwala to np. przesunąć strumień danych na wejsciach danych rejestru względem zegara...

Mikrokontrolery, kierunki rozwoju, linux czyli "reaktywacja"

Zatwardziały windziarz (kilka latek), też przeszedł na Linux'a i to już definitywnie nie ma odwrotu, to jest jak narkotyk :D Nie ma lepszej platformy do developing'u, hardware czy software. 1. IDE Mam jedno środowisko, ale do wszystkiego. Jest to Eclipse Classic (obecnie Indigo) z masą pluginów. IDE strasznie intuicyjne i podatne na modyfikacje. Nic...

Kompedium wiedzy na temat CPLD/FPGA

Witam!!! Na wstępie proszę abyście nic nie dopisywali żadnych odpowiedzi do tego tematu. Jak chcesz coś dodać od siebie to proszę o informacje na priva. Dokleję i poinformuje co kto dodał o ile ta informacja będzie coś wnosiła do tego kompendium. Chce wprowadzić taki zabieg aby czytelnicy nie wertowali tego posta co kto dodał. To ma ktoś otworzyć i...

Spartan3E StarterKit-IMPACT-bit GHIGH się nie ustawia

Witam. Od kilku dni posiadam board Spartan3E starter kit Rev D. Próbuję go zaprogramować za pomocą kabla USB i jak na razie bezskutecznie. Próbowałem na Impact'ach 9.2i, 9.2i+SP4 oraz 10.1+SP3. Tworzyłem proste designy na Microblaze w Xilinix Platform Studio, ale w końcu przerzuciłem się na "Initial Design for the Spartan-3E FPGA Starter Kit Board"...

jednoczesny odczyt i zapis do/z kolejki fifo w vhdl

kilka faktów: - pamięć dostępna na matrycach xilinxa w Block RAMach jest dwuportowa, a każdy z portów może mieć inną częstotliwość - podczas tworzenia takiej pamięci musisz określić co stanie się w momencie jednoczesnego odczytu i zapisu (np. odczytane dane będą tymi z przed zapisu) - wszystko można prosto zdefiniować w w CORE GENARATOR - wspomniany...

general-purpose input/output(GPIO), AXI, Vivado, Verilog

1. Czy układ realizujesz w jakimś konkretnym FPGA? Z kontekstu wynika, że to jakiś Zynq, ale podaj konkretnie co to za układ. 2. W jaki sposób sprawdzasz czy Twój projekt działa? Wgrywasz go do FPGA i testujesz go w sprzęcie? Używasz ChipScope? Używasz symulacji? 3. Gdy kanał wyjściowy/PWM jest podłączony do PL, nie można wpisać wartości za pomocą AXI....

[FPGA] - Przesyłanie danych między układem FPGA a komputerem

Czytam, że robisz jak napisałem tak jest dość łatwo jak nie znasz za bardzo VHDL-a. Co do produktów Altery to nie miałem nigdy z nimi kontaktu. Moje marzenie to DE2-70 z resztą akcesoriów :). Słuchaj ja bym to zrobił tak w Xilinxie wyposażasz MB w IP Core od RS232. Odczytujesz wartość czy ciąg znaków co wysyła PC następnie zapisał bym to do tablicy...

Jak podłączyć koprocesor do MicroBlaze przez FSL i obsłużyć błędy?

Czesc, Linia FSL w Microblaze to tak naprawde dwie strony wewnetrznego FIFO. Jedna to master a druga strona tego FIFO to slave. Caly ten interface zostal zaprojektowany jako "szybka wymiana danych miedzy procesorem a czymkolwiek jest do niego podlaczone". Czyli jeden FSL to dwa interfejsy "master" i "slave" ktore daja Ci mozliwosc pisania i odczytywania...

Oscyloskop na AVR prezentacja urządzenia

bez przesady z ARM'em, po to projekt zawiera oddzielny przetwornik ADC i bufor FIFO, żeby można było zastosować dowolny mikrokontroler. Jeżeli nie wszyscy łapią ideę rozwiązania z FIFO to tłumaczę: kolejka FIFO to rodzaj szybkiej pamięci RAM o określonej długości - z tego powodu nie możemy zastosować stałego zegara, bo wówczas przykładowe 1024 bajty...

[VHDL] VHDL – komunikacja Spartan2 z DS1820 1Wire i wyświetlanie temperatury na 7-segmencie

Czesc, Ja odpalilem te kody Dallasa (vhdl) i moge gadac z moim ds2406 poprawnie. Nie obylo sie bez symulacji tego badziewia i przeprojektowania czesci ich kontrolera aby troche go dopasowac do reali FPGA. (Oryginalne kody sa projektowane na ASIC'a, i do tego jak juz zaznaczylem, architektura tego co jest w vhdl'u jest troszke inna niz tego co jest w...

Jak zrealizować 99 kanałów PWM dla diod RGB w fontannie multimedialnej?

RSa w VHDLu możesz opisać szybko i całkiem łatwo. Tym bardziej, że tylko Rx. Sygnał należy nadpróbkowywać, aby unikać zakłóceń, np. 4x szybciej niż prędkość transmisji (im więcej, tym lepiej można się zgrać z zegarem nadawcy). Gdy pojawi się bit startu, czekasz jeden okres próbkowania i sprawdzasz, czy to na pewno on, potem odpalasz licznik impulsów...

Wybór płyty rozwojowej FPGA: Basys3 Artix-7, Terasic DE0 Cyclone III, DE0-Nano Cyclone IV

No Altery wersja darmowa działa bez rejestracji nigdzie, zaś do Vivado trzeba generować klucz na kartę sieciową i to jeden na konto w ich serwisie - bezsens. No i Xilinxa synteza trwa znacznie dłużej, plus czasem występują problemy z ich programatorami umieszczonymi na płytkach - na niektórych moich maszynach na świeżym systemie programowanie potrafiło...

Czyjest jakiś procek na 57 wyjść do zmodyfikowania?

Jesli potrzebujesz miec wszystkie te piny w jednej kostce, to faktycznie moze byc z tym problem. Ktos wczesniej wspomnial FPGA - tu mozesz miec do prawie tysiaca pinow I/O zaleznie od typu ukladu. Ale jesli nic nigdy nie robiles z FPGA, to nie polecam gdyz poczatki bywaja trudne. Chyba ze masz dostep do oprogramowania typu EDK n.p. od Xilinxa. Wtedy...

Szukam expandera portów z elastycznym mapowaniem sygnałów i odczytem danych

Witam poszukuje expandera portów, ma on działać powiedzmy tak: jest port wejściowy A,B,C,D,E,F i 48 pinów wyjściowych wpisuje dane do portu A i pojawiają się na powiedzmy pinach od 1 do 8 itd... Takie jest moje minimalne wymaganie coś jak większy 8255 Lepiej byłoby aby istniały jeszcze rejestry P,Q,R,S,T,U do nich chciałbym wpisać informacje (tablice...

Samodzielny STOS 16 słów 4 bitowych w VHDL - proszę o pomoc

Rzecz jest koncepcyjnie dosc prosta. bierzesz sobie blok rejestrow typu n.p. RAM16X4S ( dla Xilinxa ) do tego dolaczasz licznik dwokierunkowy czterobitowy. Kazda operacja PUSH zmniejsza licznik o 1 po czym zapisuje dane 4-bitowe pod pozycje wskazywana przez biezaca zawartosc licznika. Operacja POP natomiast najpierw dokonuje odczytu spod adresu wskazanego...

Kazdy moze zrobic swoj wlasny procesor taki jaki chce :)

tony, Z rapidshara nie sciagniesz bo dane tam sa kasowane po 30 dniach od ostatniego downloadu. Chetnie udostepnie wersje demo kazdemu zainteresowanemu, ale zasadniczo jest na s3. Nie testowalem jej na s3e wiec moze nie chciec tam dzialac z jakichs przyczyn. Wersji demo nie bede robil specjalnie na s3e bo nie mam na to czasu a i zainteresowanie niewielkie....

Lattice Diamond - Problemy z kodem na FPGA LFE5U-12F, brak symulacji

Mam jakiś dziwny problem z układem LFE5U-12F, albo ze środowiskiem Lattice Diamond. Nie jestem specem od programowania układów programowalnych, ale zajmowałem się tym już z 7 lat temu i zrobiłem na tym kilka projektów (na CPLD). Ze 3 miesiące temu po długiej przerwie zrobiłem na szybko kolejny układ (dość prosty, ale jednak) na CPLD Xilinxa i poszło...

Jak połączyć licznik 16-bitowy z multiplekserem w Webpack ISE?

Za mało zoptymalizowany projekt, zmień koncepcje. Pamiętaj, że do tego samego celu dąży wiele dróg (; Poczytaj o tym: [url=http://www.xilinx.com/support/docum... Fitting, Tips and Tricks. Np. licznik 16-bitowy zajmuje minimum 4 rejestry (każdy bajer typu reset, enable +1 makrocelli), u Ciebie jest tych liczników...

Dlaczego układ w ISE nie działa mimo poprawnej analizy czasowej?

niestety obawiam sie, ze na bardziej szczegolowe pytania to ci rozsadnie nie odpowiem, bo zarowno vhdl jak i ise sa mi ideologicznie obce :( do ise nie mam dostepu, a na sledzenie twojego rtl z manualem po prostu nie mam czasu; o ile dobrze rozumiem taki kawalek: if rising_edge(clk) then if (str_write_en = '1') then if (init_str = "1011") then input_str(3)...

vhdl->symulacja a rzeczywistośc uk. fpga (xc3s200)

Witam To już, następny wątek podczas pracy nad moim pierwszym układem z wykorzystaniem logiki programowalnej i vhdl'a; pokonałem konfigurowanie ale teraz układ nie zachowuje się tak jak podczas symulacji behawioralnej. Poniżej zamieszczę kod vhdl, aby ktoś mógł odnieść się krytycznie do sposobu w jaki to zapisałem, ale biorąc pod uwagę to, że symulację...

ISE Design Suite - jak zdobyć i nagrać na DVD przy słabym internecie?

Witam. Mam bardzo nietypowe zlecenie. Nie mam za dobrego połączenia z internetem a potrzebuję aplikację ISE Design Suite. Ona jest darmowa ale zajmuje z 9GB i nie mam jak jej ściągnąć. Jestem zarejestrowany na stronie Xixinx-a, ściągnąłem już ISE WEBPack-a (bo myślałem że to instalator) ale nic z tego nie wyszło. Dlatego zapłacę trochę kasy za ściągnięcie...

Mikrokontroler i RAM. Czy ma ktoś schemat? Obsługa RAM-u.

Czesc, Analizator stanow logicznych w FPGA? Czyli chcesz zaimplementowac to co Xilinx nazywa ChipScope Pro a Altera Signal Tap a Altium LAX? To ze tak sie zapytam po co Ci procesor do tego? Niby co on tam mialby robic? Potrzebujesz logike ktora bedzie dawala detekcje wejsciowych kanalow a to tylko do trigger condition czyli aby bylo wiadomo kiedy zaczac...

Wybór układów programowalnych: CPLD czy FPGA dla 32 kanałów PWM?

Witam Chciałbym zacząć przygodę z układami programowalnymi. Od lat zajmuję się AVR 8-bit w C i asm. Naszła potrzeba wykonania wielu sprzętowych kanałów PWM a ukł. programowalne są idealne do tego. Proszę o pomoc w wyborze na start i dalszy rozwój układu, rodziny, środowiska... Założenia i co oczekuję od układów programowalnych: - tolerancja pinów 3.3...

Jak ułatwić pracę PIC16F84 z EPROM? Szukam układu do łatwiejszej komunikacji

:arrow: mikmas Wziawszy pod uwage Twoje ograniczenia nr. 1), 2) i 3) sadze, ze do obslugi rownoleglego EPROMu bedziesz musial zuzyc pare rejestrow szeregowo-rownoleglych do zadawania nowego adresu ( zakladam, ze czasem instrukcje z EPROMu nie beda wykonywane sekwencyjnie, wiec prosty licznik binarny nie wystarczy ), oraz jakis multiplexer do odczytywania...

Koszmar czyszczenia samochodu z sensorami ADAS

Niezamierzoną konsekwencją wyposażania samochodów w wiele rodzajów czujników wspomagających kierowcę lub jazdę autonomiczną jest to, że producenci samochodów będą musieli dodawać kolejne podsystemy mające zapewnić tym pierwszym działanie bez przeszkód. O co dokładniej chodzi? https://obrazki.elektroda.pl/7006596900_... Branża motoryzacyjna...