rejestr xilinx

KrzysioCart Micro SD - rewolucja dla fanów konsoli Pegasus/Famicom.

http://obrazki.elektroda.pl/5144790300_1... Przedstawiam Wam swoje najnowsze dzieło - KrzysioCart MicroSD - kardridż do konsoli Pegasus, który będzie ostatnim, jaki kupisz - żaden inny już nie będzie potrzebny. Kardridż obsługuję 82% wszystkich gier, jakie wyszły na konsolę NES / Famicom / Pegasus. Obsługiwane są następujące mappery...

Karta ISA do obsługi wyświetlacza HD44780 oraz I2C

http://obrazki.elektroda.pl/3546939500_1... Konstrukcja będąca tematem wątku powstała jako projekt na zaliczenie przedmiotu na uczelni, którego celem było napisanie sterownika dla systemu Linux do jakiegoś urządzenia. Ponieważ miałem swobodę wyboru tematu sterownika, postanowiłem stworzyć jakieś urządzenie w postaci karty ISA. Złącze...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Schemat rejestru SAR do programu Xilinx - poszukiwany projekt

Tu jest rozrysowany rejestr 8 bitowy: http://www.national.com/pf/DM/DM54LS502.... Tu 12 bitowy ale bez schematu wewnętrznego za to są przebiegi http://www.fairchildsemi.com/pf/MM/MM74C... albo coś zsyntetyzować na podstawie poniższego: z użyciem licznika i z adresowalnych przerzutników (jak w 74ls259) { WE - sygnał z komparatora = 1 gdy DAC>UWE...

Xilinx XC9536XL, Stoper w VHDL - optymalizacja kodu

Żeby zrealizować taki stoper na 36 makrocelach musiałbyś na wejście podać sygnał 100 Hz, który jednocześnie taktowałby liczniki oraz multipleksował wyświetlacze LED - w ten sposób eliminujesz dzielnik sygnału zegarowego. Każda makrocela to jeden rejestr - masz po 4 bity na wyświetlaną cyfrę = 16 bitów, dodatkowe 2 bity na stan dekodera. Każde wyjście...

VHDL – szeregowe wejście, rejestr 8 bit, CRC, wyjście równoległe z nagłówkiem

Do programowania korzystam z Xilinx ISE 9.2i a program to projekt czysto teoretyczny. a to jego kod :

Jak zaprojektować zamek szyfrowy w VHDL z rejestrami przesuwnymi?

Witam wszystkich! Zaczynam uczyć się VHDL'a i po zapoznaniu się z podstawami, postanowiłem opisać (wydaje mi się) prosty układ. Treść: Zaprojektować przy użyciu VHDL układ zamka szyfrowego z szeregowym wprowadzaniem kodu bit po bicie na wejściu D. Ustawiając '1' na wejściu A powoduje wpis szyfru bit po bicie do Rejestru A. Zatwierdzenie wpisu następuje...

VHDL: Odwrotne przypisanie bitów w STD_LOGIC_VECTOR

To mój pierwszy post tutaj więc witam wszystkich serdecznie. Tak jak Pan Szymon pisał, VHDL jest dość restrykcyjny co do zgodności typów, zakresów, itp. Nie widzę potrzeby używania FOR...GENERATE w takiej sytuacji, wystarczy zwykła pętla for W miejscu gdzie ma nastąpić przypisanie (7 downto 0) do (0 to 7) wystarczy napisać: for i in 0 to 7 loop DATA_OUT(i)...

Interfejs CPLD Xilinx XC9572 do ATmega128: latch 74573 i dekoder adresów VHDL

Próbuję zrobić na matrycy cpld Xilinx XC9572 interfejs do ATmega128 pracującej z zewnętrzną szyną danych. Chciałem w matrycę wpalić: rejestr "latch" na szynę danych zatrzaskiwany sygnałem "ALE" (odpowiednik 74573) oraz dekoder adresów oparty na linach A12,A13,A14,A15 i generujący dwa chip-selecty CS1 i CS2. Jest to chyba najbardziej popularny układ...

VHDL - Sumator-akumulator szybko potrzebne wsparcie

Poprawiłem kod. Działa super. Liczy bez błędów w 1 cyklu. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; [b]--use IEEE.NUMERIC_STD.ALL;[/b] - Czy to jest potrzebne w ogóle? Działa bez tego, ale gdzieś na necie znalazłem, żeby dodać tą bibliotekę. ---- Uncomment the following...

Xilinx ISE Design Suite - Błędne wyniki testbench licznika do 3

nie o to chodzilo z zegarem, to rozwiazanie w zasadzie nie rozni sie od poprzedniego; generalnie w 'swiatku' fpga dazy sie do tego, by wszystkie rejestry byly taktowane jednym zegarem; nie jest to jakas moda, lecz efekt wlasciwosci sprzetu [fpga]; kod powinien miec taka postac: [syntax=verilog] module licznik_do_3 ( input WE_licz, input CLK, output...

[FPGA] [FPGA][VHDL] Jak zasymulować prosty dzielnik w VHDL?

Jednak jeżeli jakoś nie umieszczę sygnału "cos_tam" w test bench, to nie będzie można go dodać do waveform. Co z tym zrobić ? Nie prawda ty masz chyba jednak problem z obsługa środowiska bo zobacz. Nadole przedstawiam mój kod dodałem rejestr cos_tam 5 bitowy i dział jak należy. Dodatkowo zrobiłem na nim licznik aby widać było że coś się dzieje z tym...

Dlaczego sterownik LTC2624 na FPGA Spartan-3A nie działa? Debugowanie kodu

Chodzi o to ze nie chodzi i szczerze nie do końca wiem co wysłać. no coz ... zakladam, ze masz opis tego LTC2624; mozesz pozluzyc sie analizatorem logicznym chipscope w xilinx by monitorowac to, co pojawia sie na wyjsciu twojej fpga i porownac obrazek z chipscope z tym w dokumentacji; dobrze by bylo tez sprawdzic polaczenia fpga<=>DAC, jak nie...

Jak zapisać wyniki symulacji FPGA do pliku CSV w VHDL?

Czesc, Ad1. Teoretycznie plik powinien byc otwarty przy pierwszym wejsciu do procesu i zamkniety na koniec symulacji ale jak jest dla activa to nie sprawdzalem. Mozesz sie "wstepowac" w kod i zobaczyc czy jak wyjdziesz do czasu gdzie zegar jest '1' to mozesz na dysku skasowac plik czy nie. jak nie mozesz to znaczy, ze symulator dalej trzyma go otwartego...

[Xilinx ISE, Spartan 6, VHDL] - Mnożenie liczb 36x36Bit na DSP48A.

Czyli faktycznie udało się dojść do 200MHz. Tak jak mówiłeś, zasoby się podwoiły. Dzięki za słuszne uwagi. Pzdr Sprawdź częstotliwość po place&route a nie po syntezie. Te 200 MHz wyplute przez XST może się okazać bzdurą przy większym projekcie ze względu na opóźnienia w routingu. Ps. A potrafi ktoś wytłumaczyć dlaczego tak to jest i potrzebne jest...

Implementacja algorytmu Karatsuby w VHDL w WeBPack Xilinx - wskazówki?

Zastąp mnożenie wielokrotnym sumowaniem. Ma to wyglądać dokładnie jak mnożenie w słupku na kartce tyle że na liczbach binarnych tj: jeśli na danej pozycji w drugiej liczbie jest 1 to musisz wykonać dodawanie. oczywiście pierwsza liczba musi być proporcjonalnie do bitu przesunięta w lewo. 1101 x 1010 --------------- 1 x 1100 0 x ---- 1 x 1100 0 x -----...

EDK Xilinx – jak zdefiniować rejestry w VHDL i napisać demo z obsługą LCD?

Ja tez trochę poszukałem ale nie znalazłem tej instrukcji bo na bank prowadzący z tego tutoriala korzysta ;). Ale nie ma co płakać tu masz linki za pomocą z pewnością sobie poradzisz : http://www.fpgadeveloper.com/2008/10/mic... http://www.cs.ucr.edu/~harry/classes_fil... http://coen.boisestate.edu/smloo/ee436ee...

Jak zbudować sumator szeregowy 5-bitowy U2 z jednym sumatorem pełnym?

Próbuje to wykonać na podstawie schematu blokowego: http://obrazki.elektroda.net/45_12666826... Przez Input markers mam na myśli oznaczenie wejść w xilinxie, musiałbym podłączyć po 4 wejścia do 'składnika A' i 'składnika B'. Problem własnie w tym, że nie potrafie zaimplementować tych rejestrów, nie wiem jakich i w jaki sposób użyć ; / 4 wejścia...

[FPGA] Co to jest slack w timing analysis FPGA Xilinx i jak go interpretować?

1) Co do slacku to szczerze nie za bardzo pomogę bo na ten parametr tak szczerze nie zwracałem uwagi i nigdy nie zgłębiałem tego... 2) fanout http://en.wikipedia.org/wiki/Fan-out http://megaslownik.pl/slownik/angielsko_... 3) Jak widać większa część czasu tracona jest na ścieżkach. Nie wiem jak sobie z tym poradzić. Problem w tym, że...

[VHDL] Jak zaimplementować UART w VHDL do IPCore i adresować rejestry przez PLB?

Witam!!! Ta strona rozwiązuje twój problem, ale widocznie nie potrafisz tego wykonać przy użyciu FIFO i przełożyć na swój projekt. Więc Ja dostosuje się ja do Ciebie. W naszym dziale specjalnie na moją prośbę admin podpoił kompendium abyś najpierw je przejrzał zanim zaczniesz pytać i już wiem że psu na budę moja robota ;) bo nie zajrzałeś tam a tam...

Xilinx ISE 8.1i – jak skutecznie odinstalować, gdy instalator się zawiesza?

No właśnie to dziwne że przy deinstalacji się wiesza. Ja instalowałem i deistalowałem chyba ze 4 razy i nic wszystko ok. Polecam programik WinAso do optymalizacji rejestrów. Deinstalujesz jakiś program i puszczas ten programik i jak po deinstalacji pozostały jakieś śmieci w rejestrach to WinAso ładnie posprząta te śmieci.

Jak zrealizować pamięć bez rejestrów wejściowych w Virtex-5?

Ma ktoś może pomysł jak w Virtexie-5 zrealizować pamięć bez rejestrów wejściowych? LUT RAM ? [url=http://www.xilinx.com/support/docum... Virtex-5 Libraries Guide for HDL Designs

Projekt rozbudowanej płytki testowej Atmega – jakie moduły i peryferia dodać?

Zastanawiam się czy nie dodać jeszcze gniazda na jakiegoś prostego Xilinx'a. W sumie takie rzeczy jak rejestry przesuwne, multipleksery, kodery/enkodery mógłbym sobie szybko tworzyć samemu. Dodatkowo rozszerzyłoby to możliwości płytki.

[VERILOG] Xilinx Spartan 3 - Błąd syntezera przy projekcie zegara szachowego w Verilog

ja bym to zrobil tak: [w kodzie sa komentarze, ktory byc moze cos wyjasnia] [syntax=verilog] module dekada (CLK, RST, CE, SET, prst1, prst2, prst3, prst4, Q0, Q1, Q2, Q3, zero); input CLK, RST, CE, SET; input [3:0] prst1; // input [2:0] prst2; // chyba typo input [3:0] prst2; input [3:0] prst3; input [3:0] prst4; output [3:0] Q0; output [3:0] Q1; output...

Wykonanie PCB i zakup Xilinx'a do analizatora stanów logicznych Minila

Witam, Przegladalem dzisiaj wyjatkowo dlugo dokumentacje od ft2232c, opis protokolu EPP, schemat tej przejsciowki i troche pobieznie tez zrodla minila... I wyglada na to ze wszystko sie powinno zgadzac, nawet rozrysowywalem przebiegi logiki za tym multiplekserem 4053. Sprobuj moze przebadac sygnal A8 dochodzacy do multipleksera z BDBUS0, od niego zalezy...

[Zlecę] Projekt - PRBS na rejestrach scalonych CPLD - język VHDL (Xilinx)

Witam, Zlecę wykonanie programowalnego generatora binarnych sekwencji pseudolosowych PRBS zrealizowanego przy pomocy rejestrów scalonych na CPLD w języku VHDL (Xilinx). Do projektu wstęp teoretyczny + opis (dokumentacja, obsługa) Płacę przelewem na konto. W razie zainteresowania proszę o kontakt: mail:panstor(at)gmail.com

[VHDL + Xilinx EDK] Problem z dodawaniem własnego komponentu

Witam... po raz ostatni w tym temacie ;) Nareszcie problem został rozwiązany! Jego przyczyną był... zły przykład znaleziony w sieci... Część sprzętowa działała cały czas (i to w różnych wariantach - dodawanie wykonywane synchronicznie i asynchronicznie). Problem występował w oprogramowaniu. Do zapisu i odczytu wartości z rejestrów używałem jedynie wskaźników...

Konfiguracja modułu Wiznet W3100a z Xilinx Picoblaze - brak odpowiedzi PING

Używam IIM7010a, odczyt z rejestrów jest prawidłowy, przewód jest dobry bo sprawdzałem na 2 komputerach, po podłączeniu kabla UTP karta sieciowa tylko wysyła dane, ale nic nie odbiera od modułu.

[verilog] Synchronizacja modułów w Verilog dla Xilinx Spartan 2 - problem z CNT_RST

Ma to działać tak: /.../ zrob moze tak: doloz rejestry na aktualny stan licznika, w bloku always taktowanym zegarem aktywny sygnal EN przepisuje wartosc licznika do rejestru i jednoczesnie zeruje licznik; mniej wiecej tak reg [2:0] rejestry; always (at)(posedge clk) if ( EN ) begin rejestry <= cnt; cnt <= 3'b0; end...

[VHDL] VHDL CASE – jak poprawnie użyć '-' (don't care) w warunkach dla 12-bitowych rejestrów?

http://www.xilinx.com/support/answers/45...

Jak zmusić Quartusa do użycia clock enable w przerzutniku D?

Czesc, Z wysylaniem zegara z FPGA to nie taka prosta sprawa i jak juz J.A zauwazyl, najlepiej jest jak zegar jest na PCB i idzie zarowno do FPGA (dedykowane wejscie) jak i do odbiornika. Wtedy zarowno FPGA jak i odbiornik sa perfekcynjie synchroniczne. (o ile zegar jest routowany jako zegar na PCB czyli dociera do wszystkich ukladow w tym samym czasie)....

Poprawny wewnętrzny Reset bez użycia pinu IO [VHDL].

W ISE też chyba było coś takiego: Pytanie czy to sprawdza przebiegi w fizycznym układzie, czy tylko symuluje kod? Właśnie, w układach Xilinxa tego typu odbiorniki zawsze implementuję jako rejestr przesuwny i działają, przedstawiony sposób w ogóle nie przechodził syntezy. Tyle że ten kod był oryginalnie właśnie na Xilinxa :D Próbowałeś może symulacji...

Jakie zasoby CPLD/FPGA dla 3 rejestrów 512-bit i 64 komparatorów 8-bit?

Z oszacowaniem nie ma problemu. Napisz projekt a potem dobierasz sobie układ. Tak się zawsze robi. I nie zastanawiaj się nad tym czy CPLD czy FPGA. Najpierw opisz strukturę tego co potrzebujesz w językach z grupy HDL(VHDL czy verilog) podaj syntezie w jakim środowisku Quartus (altera)czy ISE (xilinx) i otrzymasz konkretną odpowiedź czego potrzebujesz....

Jak pobrać Xilinx WebPack ISE 6.2 bez rejestracji?

Witam, potrzebuje sciągnąć oprogramowanie do cpld konkretnie WebPack ISE 6.2 ze strony www.xilinx.com, jednak aby to zrobić trzeba się tam zarejestrować. Próbowałem już kilka razy i nie dochodzi do mnie e mail aktywujący konto. Wygląda że mają jakiś problem bo to trwa już trzy tygodnie. Może ktoś ma ten pack i mi udostępni albo pozwoli mi skorzystać...

Jeden układ ale na dwóch schematach. ISE WebPack.

mam kilka uwag po przeczytaniu Twoich wnioskow; w tym co teraz robisz nie pomoze Ci to za wiele, ale moze w przyszlosci sie przyda; kolejnosc uwag raczej przypadkowa; Albo ISE jest głupie i nie umie efektywnie zaimplementować układu z pojedynczych bramek, albo po prostu robi to nieefektywnie bo nie wie co ma powstać. A mając konkretny opis czy schemat,...

Xilinx ISE na Windows 98 – która wersja jest kompatybilna i gdzie ją znaleźć?

Z braku windowsa 98 nigdy nie sprawdzałem ;) Ale Xilinx udostępnia wszystkie stare wersje ISE WebPack na stronie http://www.xilinx.com/ise/logic_design_p... (wymagana rejestracja). Któraś powinna zadziałać ;)

Komparator na Xilinxie, Virtex 4 lub 5, realizacja na DSP48

Rozwiązanie z blokami DSP rzeczywiście przydatne w praktyce, ale jedno wydaje mi się dziwne - te komparatory z coregena zajmują podejrzanie dużo miejsca. Na szybko wklepałem coś w ISE (blok pobiera dane z 2 wejść 14-bitowych i porównuje je za pomocą operatora '<', ustawiając odpowiednio wyjście na '1' lub '0') i mieści się to w 1% XC3S200, nawet...

[Praca] Inżynier Elektronik w Optel Sp. z o.o. we Wrocławiu - Xilinx, ARM, VHDL

32- letnia firma, laboratorium badawczo - rozwojowe Optel Sp. z o.o. (optel.pl) z siedzibą we Wrocławiu, poszukuje:   Inżyniera Elektronika na stanowisko konstruktora specjalistycznych innowacyjnych urządzeń elektronicznych wymagania:   - wykształcenie wyższe ELEKTRONICZNE - znajomość hardware'u i software'u mikrokontrolerów z rodziny Xilinx, Spartan3,...

Jak sprawdzić wygenerowany kod AHDL w Quartus II po użyciu GENERATE?

OK, ale po kompilacji nie jest generowane absolutnie nic :] Kompilacja tylko weryfikuje poprawność składniową kodu. Struktura zostanie wygenerowana dopiero po syntezie. A możliwość jej obejrzenia zależy od konkretnego syntesera. W Xilinx ISE Web Pack jest możliwość obejrzenia RTL schematic i tam zobaczysz co zostało wygenerowane poprzez taki fragment...

Błąd symulacji w Modelsim XE 6.4b przy użyciu Xilinx 11.3 na PC - brak work.test2

Podasz te pliki tutaj? Spróbuje je u Siebie przetestować. Porównaj jeszcze Compile Option w wersji PC, a Laptop. Według foty kompiluje sipo.vhd, a test2.vhd ma problem? Jak nic już nie pomoże, odinstaluj ISE11.3 z ModelSim6.4b, wyczyść rejestry, i zainstaluj najnowszy ISE WebPack 12.2 z ModelSim XE 6.5c do folderów bez spacji. Ja z tej wersji korzystam...

Jak zrealizować współdzielony dostęp do RAM dla mikrokontrolera i CPLD/FPGA?

Rozwiązanie z SPI jest o tyle fajne, bo zawsze będzie wolniejsze od transmisji równoległej dla typowego uC. Więc nie potrzeby nawet sprawdzać czy bufor jest pusty czy nie. Trzeba tylko co piksel zapewnić działania w tle, w tedy uzyskamy najlepszy framerate dla rozdzielczości oraz będzie pchać z taką prędkością dane ile magistrala/DMA/SPI fabryka dała...

[Vivado][SoC] - Odczyt danych z logiki programowalnej

Nie wiem jak to jest w Xilinx (a oni kochają utrudniać życie programistom), ale w podobnych układach Altery do systemu SoC można podpiąć coś takiego jak moduł PIO (Paralell I/O), którego rejestry zmapowane są w pamięci RAM. Wtedy w zasadzie wystarczy zapewnić odpowiednią synchronizację odczytu i odczytywać dane jak z odpowiedniej komórki pamięci RAM....

ADF4001 - Problemy z pętlą PLL w radioodbiorniku na pasmo lotnicze 118-136 MHz

Teraz zauważyłem jeszcze, że u ciebie bity kontrolne Function Latch są ustawione na 11, a powinny być na 10, co oznacza, że wpisujesz teraz do Initialization Latch. Pewnie poprawienie tego zapewne nic nie zmieni, bo to prawie takie same rejestry, tyle, że IL resetuje liczniki N i R. Co do wspomnianego błędu programu to [url=http://wiki.analog.com/resources/fp...

Jak zaimplementować 16-bitowy CRC-CCITT w Xilinxie? Szukam schematu logicznego

Dobrzy ludzie pomóżcie, potrzebuje do projektu w Xilinxie wstawić układ obliczający 16 bitowy kod CRC-CCITT (równanie x^16 + x^12 + x^5 + 1) dla danej ramki. Jako, że we wszystkich źródłach do jakich dotarłem mówią, że schemat logiczny dla obliczeń CRC jest prosty, postanowiłem użyć właśnie tej metody. Jak się okazuje wszędzie tak mówią i chyba dochodzą...

Jak stworzyć program do rejestracji przebiegów z mikrokontrolera na PC?

Jeśli potrzebujesz tego na własny użytek (1szt) można to zrobic w miarę tanim kosztem: Szybki ADC np. MAX1198 - dwa kanały 8bit 100Msps - aż nadto - do tego za darmo :) Pamięc FIFO synchroniczna. Z tego co wiem Texas Instruments posiada takie pamięci na 100 i wiecej MHz 512, 1k, 2k, 4k, nawet do 64k słów 16bitowych - też za darmo :) - wysyłają próbki...

[VHDL] Jak zacząć projektować mikroprocesor 8051 w VHDL na Xilinx?

Zacznij od dogłębnego przestudiowania architektury. Zbierz informacje na temat wszystkich instrukcji oraz ich kodowania. Pogrupuj instrukcje - będziesz miał kilka kryteriów podziału, np: * wg. czasu wykonania (cykle), * długości zakodowanej instrukcji (ilość bajtów), * typu adresowania (rejestry, pamięć, bezpośrednie, I/O, adresowanie bitowe), * rodzaju...

Program w VHDL do sterowania wyświetlaczem 7-seg na XC95108

Witam, Z tego co pamiętam to jest dostępna funkcja przesuwająca zawartość rejestru w prawo lub w lewo, więc można przesuwać w lewo i dodawać 1, aż do sytuacji kiedy będą same '1' i wtedy czekać na reset. Póżno już, więc jutro wrzucę przykładowy kod. A tak na marginesie dlaczego wyświetlacz 7-seg, czyli 7 wyprowadzeń są przypisane tylko 4? ten kod wyżej...

Identyfikacja rejestratora DVR bez oznaczeń – zdalny dostęp i obsługa przez sieć

niestety nic. przy ładowaniu nic nie ma , a w opcjach jest tylko nazwa napedu cd, i dysk , nic wiecej ;/ [edit] tak samo w środku nic nie ma , wiem tylko że jest chipset spartan xilinx

Nie działający sumator dwóch rejestrów 4 bitowych

Witam wszystkich, próbuję zrobić projekt o następującej treści: Zaprojektować przy użyciu vhdl'a układ złożony z dwóch rejestrów i sumatora: o wejściu informacyjnym A(3:0); wejściach sterujących adres, enable, wpis i rst. Wyjściach Led(6:0) i Carry. Gdy rst ='1' wartość akumulatorów jest zerowana. Gdy adres = '0' liczba A wpisywana jest do rejestru...

Jak połączyć licznik 16-bitowy z multiplekserem w Webpack ISE?

Za mało zoptymalizowany projekt, zmień koncepcje. Pamiętaj, że do tego samego celu dąży wiele dróg (; Poczytaj o tym: [url=http://www.xilinx.com/support/docum... Fitting, Tips and Tricks. Np. licznik 16-bitowy zajmuje minimum 4 rejestry (każdy bajer typu reset, enable +1 makrocelli), u Ciebie jest tych liczników...

VHDL, Spartan-3e - konwertowanie sygnału sinusoidalnego na prostokątny

W tym momencie moja 'wykrywaczka' opiera sie na dwóch rejestrach i bramce AND st <= regist1 OR regist2 'typowe' [alter, xilinx] fpga nie nadaja sie do tego typu rzeczy, moze sa na rynku uklady, ktore maja extra uklady wejsciowe do pracy z sygnalem analogowym; rzecz w tym, ze jesli wejsciowa sinusoida ma mala czestotliwosc, to poziom sygnalu na wejsciu...