zegar altera

Altera DE2 Cyclone II - Zegar na wyświetlacz siedmiosegmentowy, Quartus II

mam nadzieje, ze wiesz jakiej czestotliwosci zegar jest na plytce, i w jakim jezyku masz to napisac; A. -deklarujesz odpowiednio duzy rejestr i dzielisz wejsciowy zegar tak, by dzielnik dawal impuls co sekunde; - zliczasz sekundowe impulsy licznikiem modulo 60, przejscie miedzy 59 a 0 to impuls minutowy - zliczasz impulsy minutowe licznikiem modulo...

Altera FPGA EP2C5T144 - częstotliwość na wyjściach

nie znalazlem bledow w projekcie, moje glowne podejrzenie jest takie, ze patrzysz oscyloskopem na zly pin; mozesz to potwierdzic/obalic dodajac do projektu 'signaltap' (analizator logiczny) Tools -> SignalTap II Logic Analyzer po prawej stronie trzeba zdefiniowac zegar z jakim ma dzialac analizator, w twoim wypadku po prostu zegar wejsciowy, po lewej...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

ALTERA CYCLON III - Dziwne zachowanie wykrywacza zboczy

Zegar z myszki nie jest najlepszej jakości, więc przy zboczach mogą pojawić się dzwonienia i układ reaguje częściej niż przewidujesz. Sygnały pochodzące z PS2 powinieneś najpierw zsynchronizować z głównym zegarem, a dopiero potem analizować. To rozwiąże dodatkowo pozostałe problemy z domenami zegarowymi - rejestry 'i' oraz 'tmp' są zapisywane w domenie...

ALTERA 3064 - generowanie przebiegu prostokątnego, amplituda 5-10V, 50% wypełnienia

jest wszystko napisane w standardzie VHDL, więc powinno działać również na Alterze, co do opisu funkcji bibliotecznych to http://www.csee.umbc.edu/help/VHDL/stdpk... natomiast co do samego VHDL'a to najlepiej poszukać na google: VHDL tutorial, albo coś w tym stylu, zależy jakimi językami się włada, po polsku poza książkami chyba nic nie znajdziesz...

Jak zmusić Quartusa do użycia clock enable w przerzutniku D?

Czesc, Z wysylaniem zegara z FPGA to nie taka prosta sprawa i jak juz J.A zauwazyl, najlepiej jest jak zegar jest na PCB i idzie zarowno do FPGA (dedykowane wejscie) jak i do odbiornika. Wtedy zarowno FPGA jak i odbiornik sa perfekcynjie synchroniczne. (o ile zegar jest routowany jako zegar na PCB czyli dociera do wszystkich ukladow w tym samym czasie)....

Jak poprawnie podać sygnały wejściowe do FIR Compiler Altera w modulatorze sigma-delta?

/.../przestrzegał przed takowym postępowaniem/.../ sa sytuacje, kiedy jest to calkiem bezpieczne, czasami trzeba troche uwazac, a czasem unikac - temat na dluzsza dyskusje, ktora moze zakonczmy teraz w tym watku, bo pewnie malo kogo to w tej chwili obchodzi :); W jaki sposób mogę sprawdzić poprawność działania tej części w Signal Tap? SigTap jest tak...

Czy Altera CPLD 3064 z serii Max 3000A ma wbudowany zegar wewnętrzny?

Mam pytanie czy te układy seria Max 3000A mają jakiś zegar wewnętrzny, choćby wolny, i jak on jest dostępny z poziomu Quartusa. A jeśli nie ma to czy nie wystarczy użyć poprostu kwarcu ? jeśli tak to gdzię ?? w miejscu GClock?

Altera FPGA VHDL: PWM na wyjściu zawsze 1 – analiza kodu, sygnały, zegar 400kHz

Ogólnie procesik begin if (CLKin'event and CLKin = '1') then clkcount <= clkcount + '1'; if clkcount < PWMin then clkval <= '0'; else clkval <= '1'; end if; if clkcount = "1111" then clkcount <= "0000"; end if; end if; end process clkdiv; proponowałbym zrealizować tak: begin if rst = '1' then clkval <= '0';...

FPGA Altera DE0 - Problem z odczytem temperatury z czujnika DS18B20

Wydaje mi się że robię to dosyć dobrze zegar wybrałem 20ns(50MHz) jednie z tym wejściem na 1-wire mogłem zrobić błąd bo jest dwu stronne ale sprawdze to... ale wydaje mi się ze ModelSim-Altera 6.4a jest nie dopracowany i tak będę musiał inaczej dojść do rozwiązania

DVI Altera lub Xilinx. Odczytanie danych z karty graficznej.

Witam Muszę z karty graficznej DVI odczytywać dane i wrzucać je do pamięci. Karta pracuje w trybie VGA 640x480. Zegar około 25MHz. Do projektu może być użyta Altera lub Xilinx. Sprawdzałem oscyloskopem poziomy napięć na wyjściu karty przy podłączonym monitorze. Poziomy wynoszą maksymalnie 400mV. I tu mój pierwszy problem. Czy monitor obciąża wyjście...

Zegar czasu rzeczywistego VHDL - błędy w symulacji i ustawieniach czasu

Ok dzięki za szczegółowe wyjaśnienia teraz musze sie wziąźć do pracy. Czy Ty przypadkiem nie musisz jeszcze multipleksować takiego wyświetlacza? Na pewno jest tam tylko 8 linii na wyświetlacz (7 na segmenty + 1 na kropkę) + 8 dodatkowych na aktywujących wyświetlacze. Więc potrzeba Ci potrzebny jeszcze proces, który będzie przemiatać. Albo zrobić to...

Jak uzyskać zegar 3Hz z 50MHz z wypełnieniem 90% w Verilog?

Takie pytanie jeszcze w tym miejscu: Mam płytkę Altera CycloneII EP2C5T144 FPGA Mini Development Board. Jak wgrać program przez Quartus Programmer na konfigurator tej płytki? Gdy otwieram programmer'a i naciskam start program owszem ładuje się, ale po odłączeniu zasilania wraca do programu startowego.

Procesor w AHDL w płytce Altera by Kafka

Trudno tu mówić i zbudowaniu, jednak efekty mojej pracy są jak najbardziej namacalne. W ramach uczelnianego projektu napisałem prosty mały procesor i upakowałem go w płytce uruchomieniowej firmy Altera. Parametry procka: Częstotliwość maksymalna około 20Mhz. Około 7.6kB pamięci programu. 1kB pamięci operacyjnej. Kilka rejedtrów podręcznych, 13 instrucji,...

[Verilog][Modelsim] - Nie inicjalizuje zmiennych i nie propaguje sygnału

Witam Uczę się Veriloga, środowisko Altera Quartus II 13.1 wraz z Modelsim-Altera 10.1, mam problem z symulacją. Próbuję napisać generator sygnału VGA. Na początku mam dany sygnał 50MHz i chcę go dzielić na dwa otrzymując 25MHz: (fragment kodu z laboratoriów mojego wykładowcy) http://obrazki.elektroda.pl/3648728400_1... Obszedłem problem...

Konwerter sygnału z archaicznego LCD (wybór układu, pisanie programu)

W tym dziale jeszcze nie pisałem, a więc witam wszystkich serdecznie. Stoi przede mną zadanie teoretycznie bardzo proste, ale z powodu znikomego doświadczenia w tej dziedzinie proszę Was koledzy i koleżanki o pomoc. Chcę zrobić prosty konwerter sygnału do monitora LCD na sygnał do innego monitora LCD. Problem jest taki, że do pierwszego LCD wysyłane...

Jak zapisać wyniki symulacji FPGA do pliku CSV w VHDL?

Czesc, Ad1. Teoretycznie plik powinien byc otwarty przy pierwszym wejsciu do procesu i zamkniety na koniec symulacji ale jak jest dla activa to nie sprawdzalem. Mozesz sie "wstepowac" w kod i zobaczyc czy jak wyjdziesz do czasu gdzie zegar jest '1' to mozesz na dysku skasowac plik czy nie. jak nie mozesz to znaczy, ze symulator dalej trzyma go otwartego...

Jak zaprogramować uC do prostych funkcji logicznych?

Mam do was takie pytanie gdyż nie jestem pewny. Mianowicie od czasu do czasu potrzebuje zrobić jakiś układ logiczny który ma realizować jakas tam funkcje . Jak do tej pory robilem takie rzeczy układach seri 74xx. Idealnie nadadzą do tego się układy CPLD, 32/36 makrocelle kupisz już za 5 zł. A funkcje logiczne cię nie ograniczają, możesz zrobić całkowicie...

Wybór układów programowalnych: CPLD czy FPGA dla 32 kanałów PWM?

do tmf: na pewno dobrze policzyłeś potrzebne zasoby dla 32 kanałów PWM? 32 kanały * 8 bitów zapamiętanej wartości PWM + 8 (czy tam ile) bitów licznik z którego korzystają wszystkie kanały i porównują z tym samym jednym licznikiem, nie jest tak? Po co zapamiętywać licznik dla każdego kanale...nie może być tak, że licznik będzie "podłączony" na stałe...

LiveDesign Evaluation Kit z Xilinx Spartan-3 do nauki VHDL i Verilog za 450 zł?

Szukam jakiejs plytki na ktorej moglby sie dalej uczyc VHDLa i Veriloga nie tylko przy symulacjach. Dodatkowo powiem ze chcialbym cos so moze mi sie przydac do pracy dyplomowej: Stworzenie syntezowalnego kodu up 80251 w jezyku VHDL. Mam mozliwosc zakupu tej plytki za 450zl. Czy oplaca sie? Czy moze za ta cene mozna kupic cos sensowniejszego? Jedna wersja...

Jak połączyć czujnik DS1822 z płytką DE2 używając VHDL?

Faktycznie mój post był bardzo lakoniczny, i stwierdzenie ze nic nie działa jestr bez senu, chodziło mi tylko o to czy ktoś może ma jakieś gotowe rozwiązania. Ja znalazłem taki plik: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating...

jednoczesny odczyt i zapis do/z kolejki fifo w vhdl

przeczytam dzis wieczorem w domu opis tego modulu DCM u xilinxa, a nuz plote bzdury ... przeczytalem, nie znalazlem wyjasnienia wprost, ale wydaje sie, ze mam racje, ze ise oblicza potrzebne opoznienie w ns na podstawie okresu zegara wejsciowego, podobnie jak quartus altery; altera tez, nawiasem mowiac, nie podaje tej informacji otwartym tekstem, trzeba...

Jak podłączyć kwarc do dedykowanego wejścia clock w FPGA Altera?

/.../ bez urazy, ale musialem to przeczytac pare razy, by zrozumiec o co chodzi ... ;) sprobowalbym 2 rzeczy: 1. puscic zegar z tego kwarcu na clkctrl modul input ext_osc_clk; // twoj oscylator inout dummy_clk_out; // 'niby' wyprowadzamy zegar na zewnatrz // ale przez pin dwukierunkowy _INOUT_! input dummy_clk_enable; // cos, co 'niby' steruje buforem...

LVPECL Cyclone III i AD9516 – terminacja linii zegarowej 300 MHz, AC czy DC?

Witam, Chce taktować Cyclone III z generatora zegara AD9516 (zegar 300 MHz): http://www.analog.com/en/clock-and-timin... Nie wiem jak zaterminować linię. Altera pokazuje tak: http://obrazki.elektroda.net/53_12315449... a Analog Devices tak: http://obrazki.elektroda.net/78_12315448...

Jaki układ do konwersji 36-bit równoległej na szeregową do 30MHz?

Potrzebny Ci jest układ przynajmniej na 64/72 makrocelle, z reguły jedna makrocella -> jeden przerzutnik, z standardowych CPLD przetrzymanie wartości, przepchanie jej szeregowo i jakiś presclaler na zegar wyjściowy. Można kupić za parę miedziaków (5-6 zł). Najlepiej ściągnąć darmowy soft, zrobić opis/schemat, symulację czy odpowiada, przesyntezować...

Czy FPGA/CPLD mogą wykonać mnożenie 64bit x 64bit w jednym cyklu zegarowym?

Proszę o podpowiedź czy układy CPLD/FPGA będą w stanie przetworzyć operacje matematyczne w kilku cyklach zegarowych (może nawet w jednym cyklu) ? Temat dotyczy sprzętowego (bardzo szybkiego) mnożenia liczb 64bit x 64bit a nawet 128bit x 128bit, Większość nowoczesnych układów FPGA ma wbudowane sprzętowe układy mnożące, tyle że one operują na liczbach...

Jak stworzyć regulowany generator prostokąta 2MHz na FPGA Altera?

No to tu właściwie sam układ jest prosty. Musisz zrobić wyzwalany generator paczek impulsów. Przychodzi zbocze sygnału Fprf, jest zapamiętywane w pierwszym przerzutniku synchronizatora, wyjście tego przerzutnika wchodzi na wejście D drugiego przerzutnika, który jest taktowany sygnałem 2 MHz, tu chodzi o to by początek paczki był zsynchronizowany z sygnałem...

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Dopiero się uczę/.../dlatego zadaję dużo pytań. jasne, po to jest elektroda ; Jeżeli dobrze zrozumiałem to: Przypisania blokujące powodują/.../ ok, Logiczne jest to, że chcę sprawdzać tą zmienną moze nie rozumiem pytania, chodzi ci o to, ze przypisujesz jakas funkcje logiczna? to nie ma zadnego znaczenia, wazna jest deklaracja jako reg, w bloku always...

ALTERA Cyclone III - Karta graficzna - nakładanie się danych do zapisu z danymi

jaką sugerujesz zmianę /.../ jesli chodzi o sam automat, ktory 'przelacza' odczyt i zapis, to zrobilbym to jakos tak: [syntax=verilog] module sram_read_write #( parameter ADR_W = 9, DAT_W = 8 ) ( input clk, input rst_n, input mcu_wr, input [ADR_W-1:0] mcu_adr, input [DAT_W-1:0] mcu_data, output reg [ADR_W-1:0] sram_adr, inout [DAT_W-1:0] sram_data,...

Jak zasilić dwa PLL-e z jednego generatora w Cyclone II FPGA?

Witam serdecznie. Mam następujący problem, na własnej płycie zawierającej FPGA Cyclone II, TQFP144 mam podpięty generator kwarcowy (CMOS) 25MHz do dedykowanej nogi clk2 pin 21, pozostałe wejścia zegarowe zgodnie z zaleceniami noty spięte do masy. Z założenia miałem wykorzystywać tylko jeden PLL. Okazało się, że potrzebuję innych wartości zegara i potrzebuję...

[epm3064] Czy wejścia dedykowane w EPM3064 reagują szybciej na taktowanie zegara?

Witam! Układ EPM3064 (podobnie jak i inne układy firmy Altera) posiadają po cztery wejścia dedykowane jak np GLOBAL CLOCK, czy to wejście po prostu szybciej reaguje na taktowanie zegara zewnętrznego niż gdybym podłączył go pod zwykłe wejście? Czy jest jeszcze jakaś inna zaleta?

EPM240 - pierwszy projekt licznika 8-bitowego w Quartus

Do symulacji "timing requirements" nie muszą być spełnione, to jest ważne dopiero jak chcesz uruchomić projekt w fizycznym układzie FPGA. Wtedy musisz dodać plik *.sdc do projektu, gdzie poinformujesz syntezator jaka jest częstotliwość zegara(bardzo ważne), opóźnienia sygnałów na wyjściach/wejściach FPGA(ważne jeśli jesteś podłączony do interfejsu który...

[FPGA][ALTERA/INTEL] Simulation Waveform - nieoczekiwane stany Unknown Forcing

Z tych przebiegów wynika że te X przychodzą z zewnątrz - widać je na wejściu in_UKOM[4:0]. Do tego wygląda że wszystko się popsuło gdy sygnał "in_sterowanie" zmienił stan na '0'. Dlaczego chcesz się odseparować od globalnego CLK? FPGA są tak zaprojektowane żeby używać kilku, kilkudziesięciu globalnych/regionalnych zegarów. Wtedy osiągniesz największą...

Generowanie szumu cyfrowego i filtracja w FPGA: Xilinx Artix7 czy Altera Cyclone IV?

Same core mogą spokojnie pracować z zegarem rzędu 400-600MHz (zegar wyższy od próbkowania pozwala wykonywać kilka mnożeń jednym blokiem DSP, zmniejszając ilość wymaganych zasobów). Pytanie, jakie filtry konkretnie chcesz zaimplementować - ile współczynników i jaka precyzja. Policz sobie współczynniki, wrzuć do generatora IPCore w vivado i zobacz ile...

Izolowany galwanicznie interfejs jednokierunkowy open-drain 10 Mb/s

Podnieciłem się tym, że zadziałało. A problemy były. 1 - odwrotnie narysowałem gniazdo JTAG. Nie wiem jak to sie stało ale tak wyszło. Zanim do tego doszedłem to ze 2 godziny minęły, bo nie miałem innej PCB z Alterą aby wyeliminować problem programatora. 2 - pojawił sie problem z syntezą wejścia BiDir i musiałem dodac połączenie drutem 3 - nie dostarczono...

[PLD] Funkcje dedykowanych wejść w układach PLD Altera: global clock, clear, OE

Wejścia globalne podają sygnały na wewnętrzne magistrale, które np. rozprowadzają sygnał zegarowy po całej strukturze FPGA z minimalnymi opóźnieniami. Należy ich używać wtedy, gdy dany sygnał steruje dużą ilością przerzutników. Podając sygnał zegara na dedykowane wejście układ może działać z wyższymi częstotliwościami, lepiej się skompiluje i będzie...

Edycja przebiegow w Modelsim altera starter edition

Próbuję przesymulować dziąłanie kawałka kodu w VHDLu za pomocą ModelSim od Altery (wersja 11.1sp2). Jeśli chce dodać jakiś waveform to klikam w oknie 'Objects' prawym klawiszem w sygnal i dalej "Create wave"; wyskakuje okienko gdzie moge dodac zegar, przebiegi losowe, licznik, ew. sekwencje cyklicznie odtwarzane. Ale chcialbym wygenerowac np. gdzies...

Zastosowanie pętli PLL w syntezie częstotliwości i generatorach - materiały

Musze w pracy dyplomowej napisać dodatkowo zastosowania, ale żeby nie były "przestarzałe'' np. -synchronizacja sygnałów podnośnych/ -odtwarzanie sygnału zegarowego -elementy systemów pomiarowych -fazowanie sygnałów zegarowych w procesorach - synteza częstotliwosci Takie znalazłem ciekawe, ale nie ma nigdzie nawet krótkich opisów Odtwarzanie zegara...

Jaka płytka developerska z FPGA Cyclone III, tania i z większą liczbą IO?

właśnie wiem, wybrałem board z CII, bo z III to nic ciekawego nie ma... musi być altera bo potrzebuje go do magisterki, a mam ip cora który pod xilinxem działać nie che (jest to kod vhdl generowany z z sys c i jest beznadziejny, narzędzia syntezy gubią sie, tylko altera jako tako to przekłada poprawnie - symulacja - ale czy zadziała na fpga to nie wiem)...

Oddam za darmo układy Altera Cyclone 12 i Spartan 2e, pokryj przesyłkę

Witam, jak wyżej, paczkę dziś dostaliśmy, radość jak na święta kiedy byłem mały i dostałem kolejkę :) , już się zabrałem za schemat, narazie powolutku myśle co dokładnie zrobić, minimum to fpga :) , konfigurator, zasilanie, zegar, jtag, i wyprowadzić piny, potem może rs232, jakieś wyświetlacze ledowe, nie chce przedobrzyć, i chce by było w miare uniwersalne,...

Xilinx czy Altera? Koszt softu z Embeded System Design, DSP.

obinobi: Niektóre rzeczy podobały mi się bardziej w Xilinxie np. funcjonalność DCM mnie akurat odwrotnie, u altery kazde wyjscie z pll-ki mozna konfigurowac niezaleznie i dowolnie tymon_x: Można tą wypowiedź rozszerzyć ? co tu rozszerzac ? przy duzych projektach, takich ponad 50% duzego virtexa, ise albo pada, albo produkuje niedzialajaca netliste;...

Instrukcja budowy zegara NIXIE - schematy i lista potrzebnych elementów

Dziękuję za odpowiedź Jestem jednak zainteresowana projektem który podesłał wcześniej kolega... nawet już zakupiłam część niezbednych rzeczy.... Mówisz o projekcie z Elektrody, czy tym w języku angielskim? Z doświadczeń Kolegi wynika że warto zastosować generator kwarcowy, a to wymagaloby tak czy inaczej przeprojektowania płytki. Projekt po angielsku...

Jak skalibrować częstotliwościomierz na '52 z użyciem sygnału 225kHz?

Czesc Moja propozycja polega zebys zrezygnowal z ukladu 52 i przeszedl na jakis uklad cyfrowy np ALTERA np. EPM7064SLC44-10. Jest to kosc w obudowie PLC-44 wiec mala i do tego tania. Dodatkowo moze pracowac z zegarem 40 MHz na nawet 60 MHz wiec jezeli kwarc bedzie mial jakis blad to w porownaniu z mierzona czestotliwoscia bedzie znikomy. A co ciekawe...

Jak poprawić funkcję dzielenia modulo w VHDL bez błędu iteracji?

Napisałeś to tak, jabyś pisał program, a nie tędy droga ! Pętle nie są syntezowalne, przynajmniej nie takie, jakiej użyłeś. W VHDLu pętle służą do generacji układów o powtarzającym się bloku, np. sumatora wielobitowego. Dzielenie można zrealizować poprzez przesuwanie bitowe liczby w prawo, ale będzie to dzielenie tylko przez potęgi 2. O ile dobrze pamiętam...

Jak uruchomić DM9000A na Altera DE2 do przesyłania danych przez Ethernet?

Witam Chcialem wykorzystac uklad do DM9000A do przesylania danych z pamieci na DE2 za pomoca kontrolera Ethernet wlutowanego na zestawie. Poniewaz do plytki dolaczone sa przykladowe projekty - na poczatku przerabialem jedynie gotowe rozwiazanie. Wszystko dzialalo. Postanowilem zrobic projekt 'od zera' w block diagramie, poniewaz wszystko w przykladach...

Licznik modulo 53 na układzie 7493 w Altera Quartus - jak przedłużyć czas trwania liczby 52?

Są dwa sposoby skracania cyklu licznika - twój (synchroniczny) i kolegi tos18 (asynchroniczny). W systemie skracania synchronicznego przerzutnik D działa dlatego, że jest taktowany w przeciwfazie w stosunku do licznika. Jak sprawdzisz w dokumentacji, to zobaczysz, że 7493 jest taktowany zboczem opadającym, a 7474 zboczem narastającym. Układ kombinacyjny...

Doświadczenia z zakupem układów scalonych na Aliexpress?

Dla układu FPGA programuje go specjalnym wsadem Z jakich fpga korzystasz? Podasz mi przykladowy wsad? Na czym polega Twój test? Np. Altera: EPM3064, EPM240, Xilinx: XC3S100E, XC9572 Załóżmy że układ ma 5 piny I/O (pin1, pin2, pin3, pin4 oraz pin5=CLK). W układzie wpromowałem swój wsad, który określa działanie układu następująco clk 0 1 2 pin1 | in...

Poszukujemy elektroników - projekt systemu zbierania danych

Witam, Całkiem ciekawy temat. Chętnie pomogę. Prowadzę własną działalność i mogę bez problemu podjąć się tego czy innego tematu. Doświadczenie, myślę że mam wystarczające. Ostatnio skończyłem projekt radiolinii pracującej na częstotliwości > 20GHz. Zaprojektowałem część mikrofalową, core modemu QAM1024 na FPGA z przesyłaniem danych na port ethernet...

Poszukuję konstruktora do prototypu z Xilinx Spartan i Altera Cyclone/Stratix

Układ ma służyć do generowania podglądu stereoskopowego z dwóch kamer HD . Najlepiej by było żeby złożony sygnał 3d wychodził na standardowy monitor komputerowy (złącze vga DVI , HDMI) Jeśli chodzi o przetworzenie sygnałów to w najprostszym przypadku chodziło by o pobranie jednego sygnału R(składowa czerwona ) i dodaniu do niej sygnału G i B z drugiej...

Jak wykorzystać FPGA Altera EPM7032LI44-15 do sterowania frezarką?

Witam ;], Powyzszy projekt jest moim drugim podejsciem do zagadnien FPGA. Poprzedni (tez gdzies na elektrodzie publikowalem zdjecia) byl robiony recznie. Nie mam raczej zadnego doswiadczenia z ukladami Xilinxa ale programator dla nich jest powszechnie dostepny w necie (mialem tez schemat do niego w ksiazce ale juz ja oddalem do biblioteki). Jesli chodzi...

Quartus - licznik na wyświetlaczu siedmiosegmentowym

1. Licznik Sygnał zegarowy możesz dostarczyć z zewnątrz (np. oscylator 32768Hz) lub ostatecznie zliczać takty zegara twojego układu. Zakładam, że twój licznik będzie w sekundach, więc wtedy przydałby ci się prescaler. Najprościej korzystając z jakiegoś DCM'a czy innego core'a do zarządzania zegarem wygnerować z zegara taktujacego jakiś "wolny zegar",...