licznik verilog

[Verilog] Materiały do modelowania licznika zliczającego w dół w Verilog oraz synteza

zobacz sobie na stronce elektorniki praktycznej jest taki programik webpack zdaje się od xilinxa ktory udostepniają za darmo chyba w niepełnej wersji ale zawsze lepsze to nisz nic a programów do systezy jest wiele ise od xilina , fpga express, leonardo itp. na stronkach o verilogu można się o nich dowiedzieć więcej

Licznik w Verilogu - błąd przy syntezie, wielokrotne sterowanie rejestrem

Mam problem z moim licznikiem. Chciałbym, żeby resetował się na dodatnim zboczu x1 ... podobny problem pojawia sie tu dosc czesto, wiec nieco bardziej lopatologicznie niz uczynil to piotrva ; VERILIG lub VHDL to NIE jest kolejny jezyk programowania jakiegos procesora z rodziny FPGA; FPGA NIE algorytm wykonania jakiejs funkcji; linijki: jednym bloku...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

Czy to może być zwykły licznik modulo 50 milionów ? Ja tak zrobiłem w VHDLu i zadziałało ale jeśli potrzebujesz podzielenie częstotliwości przez potęgę "dwójki" to inkrementujesz wektor o jakiejś długości a na wyjściu podajesz np. trzeci bit tego wektora aby uzyskać podzielenie przez 8. Nie znam veriloga ale napewno tak też można zrobić w tym języku.

machxo2/verilog - nie działają połączenia wire między licznikami - początkujący

Hmm, zobaczymy co jeszcze kol. (at)leonow32 powie - bo ma ten sam sprzęt. Ja za parę godzinek siądę do tego i jeszcze się pozagłębiam w to. A co ja ekspert jakiś? :D jestem dopiero na etapie generatorów PWM :D Program jaki wrzuciłeś na forum działa u mnie. Wywaliłem śmieci z pliku LPF i dodałem wbudowany generator RC i już nie potrzeba zegara z zewnątrz....

Verilog - generacja krótkiego impulsu po opadającym zboczu

Obrotomierz samochodowy, z założeniem zliczania impulsów z cewki, oraz wyświetlaniem w setkach RPM. Krótko mówiąc sterowanie częstościomierza poprzez bramkę, jak bramka się zamknie to musi wystawić własnie impuls jako wczytanie wyniku zliczania do rejestrów i zerowanie liczników BCD.

[Verilog] zegar RTC - obsługa przycisków ustawiających czas

Hmm, dzięki, pomyślę. Jeszcze jakieś inne pomysły rozwiązania? :) Żeby inkrementowanie odbywało się tylko na zbocze dodatnie, jedno przyciśnięcie to +1 do licznika minut/godzin?

Szukam gotowego licznika impulsów 0-99 z funkcją zliczania w przód i w tył

Możesz napisać w jakiej formie ten licznik? - w formie układu scalonego - w VHDL/Verilog Podaj jakieś szczegóły.

Verilog Spartan 3E - Licznik nie działa, wyjście adr na czerwono (XXXXXXXX)

potrzebuję adresować kolejne komórki pamięci i moduł [syntax=verilog]`timescale 1ns / 1ps module toto( input clk, output reg [7:0]adr ); reg [7:0] byte_count; always (at)(posedge clk) byte_count <=byte_count + 1; endmodule[/syntax] i jego test [syntax=verilog] `timescale 1ns / 1ps module test_toto; reg clk; wire [7:0] adr; toto uut ( .clk(clk), .adr(adr)...

Verilog - SPI z automatycznym zatrzaskiem, przesunięcie bitów w prawo

/.../działa tak jak bym tego oczekiwał - dane są przesunięte jeden bit w prawo symulowales to? - sam bys zaraz znalazl odpowiedz; w osmym cyklu if(bitcount==N-1) zegara wpisujesz ostatni bit do rejestru szeregowego i jednoczesnie przepisujesz dane do 'data', czyli przepisujesz zanim ostatni bit sie zapisze do rejestru seryjnego; przepisanie musi byc...

Dlaczego zmiana szerokości rejestru w Verilog na Spartan3 nie zmienia mrugania?

/.../Jak to się dzieje?/.../ zastanow sie nad takim 'kodem': reg [ 7:0] cnt1; reg [ 25:0] cnt2; reg [150:0] cnt3; always (at)(posedge clk) ckl1 <= clk1 +1; clk2 <= clk2 +1 ... assign led1 = cnt1[1]; assign led2 = cnt2[1]; assign led3 = cnt3[1]; czy led1, led2, led3 beda mrugaly z rozna czestotliwoscia ? malo tego, jestem przekonany, ze w czasie...

[verilog] Implementacja resetu dla czerwonych świateł w symulacji drogowej

... zrobic reset w tych swiatlach aby swiatla ns i ew swiecily sie na czerwono w sytuacji gdy mamy stan resetu?? 1. modul traffic chyba powinien miec clk i reset jako input? 2. nie mozesz sterowac ten sam sygnal w kilku blokach always if (nsCounter == 31 & EW_VEHICLE_DETECT & NS_GREEN) begin NS_RED <= 0; //...... always (at) (ewCounter)...

Jak zaprojektować cyfrowy obwód do komunikacji I2C-bus? Od czego zacząć?

Faktycznie moduł I2C można użyć bezpośrednio w edytorze schematów. Myślę ze jest to bardzo dobra sugestia. Jeżeli chodzi o powód dla którego podałem liczbę bramek to tylko po to ażeby oszacować złożoność układu. Nawet przy użyciu gotowych elementów rejestrów, liczników, multiplekserów itd. nakład pracy jest nieporównywalnie większy niż napisanie tego...

[Verilog] - Prośba o wyjasnienie dwóch komunikatów

Przy kompilacji uzyskuję taki komunikat: "Unable to locate source for clock TEST|div_derived_clock problem nie lezy w kodzie verilog; prawdopodobnie iCEcube2 uzywa Synopsys do syntezy, ktory procz tlumaczenia kodu RTL na netliste twojej kostki, dopisuje jeszcze div_derived_clock , ale takiego sygnalu brakuje w RTL; ----------------------- jeszcze uwaga...

Jak zbudować licznik asynchroniczny działający w kodzie Aikena?

Czy warto uczyć się szczegółowo techniki cyfrowej(projektowanie bardziej skomplikowanych układów typu automaty) oraz techniki analogowej,czy raczej poświęcić czas na programowanie mikrokontrolerów? Chciałbym dobrze znać się na elektronice,ale nie mam pojęcia czy ta teoria jest tak bardzo potrzebna. Większośc kolegów mi odradza i mówią,że lepiej tylko...

Jaki układ cyfrowy z jednym wejściem i wieloma wyjściami działa jak dzielnik częstotliwości?

tyle że posiadającego jedno wejście i kilka wyjść. Licznik tez tak ma tylko wyjścia pookazują binarnie stan licznika (jako liczbę dwójkową) W opisach liczników (technika cyfrowa) pojawiają się licznik 1 z N zwany także pierścieniowymi które maja w danym momencie jedno wyjście aktywne. Można poszukać czy taki gotowy scalony istnieje. Zazwyczaj brakuje...

Dlaczego localparam/parameter w Verilogu nie działa z wartością 26'd25000000?

glowy nie dam, ale wydale mi sie, ze problem lezy w: assign clk_2Hz = ((clk_counter_2Hz == clk_divider_2Hz-1) && ENABLE); assign clk_5kHz = ((clk_counter_5kHz == clk_divider_5kHz-1) && ENABLE); porownanie: clk_counter_x == clk_divider_x-1 moze dac krotkie szpilki gdy przelacza sie licznik, a jesli jest to sygnal uzywany gdzies jako zegar,...

Jak dodać zapamiętywanie międzyczasów w stoperze Verilog?

ponizej kawalek 'kodu', ktory pokazuje konstrukcje jak sie robi to, czego oczekujesz, mniej wiecej to czego oczekujesz; jest to przedstawienie generalnej idei, nie gotowe rozwiazanie, musisz troche popracowac sam, by dostac pozadany efekt; rzecz jasna mozna to zrobic inaczej, taka forma wydaje mi sie najbardziej zrozumiala; oczywiscie trzeba dolaczyc...

Jak zaprojektować licznik asynchroniczny z ograniczeniem w Active-HDL?

Najprościej napiszesz w VHDL-u/Verilog-u. Rozrysowanie (na bramki) takiego czegoś będzie nieco trudniejsze.

Darmowy, prosty kompilator Verilog i VHDL do nauki podstaw, open source

Witam Chcę się nauczyć podstwa języka Verliog i VHDL. Poszukuje jakiś darmowych, prostych najlepiej w wersji free open source kompilatorów tych języków. Wiem, że jest np: Active-HDL, Xilininx i Altera ale są one dla mnie zbyt potęzne jak na początek. Zależy mi na podstawach (projekt rejestru, licznika itp). Pozdrawiam

Jak zrealizować szybką adresację SRAM 32kB-10ns w urządzeniu z A/D 100MSPS?

stary złom Stary ale jary :D ciągle go produkują, więc jeszcze dobry :) A cena? Przecież to jest najtańszy układ CPLD dostępny na naszym podwórku...? Da się kupić za niecałe 6zł. Licznik 15-bitowy do tego wejdzie bez problemu. Jest tu 36 maroceli, a każdy makrocel to jeden przerzutnik, tak więc jeszcze trochę zostanie na jakieś dodatkowe bajery. Zapraszam...

Implementowanie układów w VERILOG: macie kod źródłowy?

Znam się na języku nieźle. A na kiedy to potrzebujesz ? Gotowców nie mam, ale mogę napisać. O ile wiem to 74192 to licznik dziesiętny, rewersyjny. Tego drugiego nie kojarzę. Ale to jest jakieś pół godzinki roboty na każdy układ ;) Dodano po 1 OK, 74192 (o ile dobrze pamiętałem jak działa) już jest. Symulacja zasadniczo chodzi :] Pisałem późno i przy...

Jak zresetować licznik mod 5 z przerzutników D? Sygnał resetu dla cyfry 4

A w jakim języku to piszesz, VHDL, Verilog, czy może rysujesz schemat? W jakim programie testujesz?

[cpdl][vhdl] Probkowanie sygnalow na zboczu opadajacym

/.../zeby licznik liczył nieprzerwanie i był resetowany, jeżeli na opadającym zboczu nCS zmienna data = '0'/.../ zapewne funkcje ktora chcesz zrealizowac, mozna napisac bardziej zgodnie z zasadami sztuki, asynchroniczne zerowania, ustawiania niosa ze soba niebezpieczenstwo blednego dzialania; nie polecalbym takiego rozwiazania, ale jak mozna to zrobic...

VGA generator w Verilog na FPGA 50MHz – monitor nie wykrywa sygnału, ekran uśpiony

Wybacz, ale na razie nie bede Ci sprawdzal wartosci dla case'ow czy sa poprawne, jak pozniej znajde chwilke to na nie lookne. Teraz najbardziej rzucajace sie w oczy: Primo: Niby ladnie podzililes przez 2, ale czemu go potem nie uzywasz? W pierwszym block procesie zamien clock na half_clock i zobacz co wtedy. Secundo: Synchronizacje v_sync'a ma byc zupelnie...

[verilog] Synchronizacja modułów w Verilog dla Xilinx Spartan 2 - problem z CNT_RST

Ma to działać tak: /.../ zrob moze tak: doloz rejestry na aktualny stan licznika, w bloku always taktowanym zegarem aktywny sygnal EN przepisuje wartosc licznika do rejestru i jednoczesnie zeruje licznik; mniej wiecej tak reg [2:0] rejestry; always (at)(posedge clk) if ( EN ) begin rejestry <= cnt; cnt <= 3'b0; end...

Jak przekazywać wartości między modułami w Verilog? Analizator Stanów Logicznych

Witam. Mam nastepujacy problem... zrobilem sobie licznik w Verilogu i chcial bym by posluzyl on jako adresy kolejnych komorek pamieci np. always(at) (licznik) pamiec module cntr(clk,start,dziel); parameter n=2; //wielkosc dzielnika input clk,start; //wejscie rozpoczynajace liczenie input [n:0] dziel; //dzielnik czestotliwosci reg...

Dodatkowe impulsy w symulacji CPLD EPM3064ATC44-10 w Quartus II

pomimo tego że licznik jest synchroniczny to i tak pojawią się hazardy problem nie w liczniku czy dekoderze, te kawalki wygladaja na napisane poprawnie, masz klopot, bo wejscia zegarowe rejestrow D polaczyles z wyjsciami ukladu kombinacyjego; to jest wlasciwie wbrew 'zasadom sztuki'; jesli bedziesz w stanie opisac co chcesz uzyskac tak, bym to zrozumial,...

[VERILOG] Xilinx Spartan 3 - Błąd syntezera przy projekcie zegara szachowego w Verilog

ja bym to zrobil tak: [w kodzie sa komentarze, ktory byc moze cos wyjasnia] [syntax=verilog] module dekada (CLK, RST, CE, SET, prst1, prst2, prst3, prst4, Q0, Q1, Q2, Q3, zero); input CLK, RST, CE, SET; input [3:0] prst1; // input [2:0] prst2; // chyba typo input [3:0] prst2; input [3:0] prst3; input [3:0] prst4; output [3:0] Q0; output [3:0] Q1; output...

Jak napisać blok opóźniający w Verilog dla PSoC/FPGA?

Dzięki za pomoc ale problem rozwiązałem zupełnie inaczej. Blok ten był mi potrzebny do generowania sygnałów sterujących dla tranzystorów w mostku. Polegać to miało na tym że przychodził PWM z zewnątrz i na bazie jego wygenerować 2 sygnały dla tranzystorów wraz z deadtime . I właśnie ten blok miał realizować deadtime. Jednak wadą było że potrzebowałem...

Xilinx ISE Design Suite - Błędne wyniki testbench licznika do 3

Witam, próbuję stworzyć testbench do licznika, lecz nie wiem czemu otrzymuję złe wyniki. Może to być albo błąd programu: [syntax=verilog] module licznik_do_3 (WE_licz, WY_licz); input WE_licz; output WY_licz; reg WY_licz; reg [1:0] Q = 2'b00; always (at) (negedge WE_licz) if (!WE_licz) begin Q <= Q + 1; WY_licz <= 1'b0; end else if (Q == 2'b11)...

Jak łagodnie wejść w świat CPLD/FPGA dla programisty C?

Bym się rozpisał na ten temat, ale może kiedy indziej :P Dla fanów C/C++: "The Design Warriors Guide to FPGAs" i wiele innych.

Jak zacząć z FPGA? Wybór między VHDL a Verilog, zestawy i oprogramowanie

Oprogramowanie Xilinx-a pozwala na tworzenie układów do FPGA za pomocą schematów elektronicznych (bramki, liczniki itd.) VHDL -w ich oprogramowaniu jest chyba płatny(dawno nie sprawdzałem)

Mikrokontroler z min. 12 licznikami 16-bitowymi - czy istnieje taki model?

Najpierw ściągnij ISE w edycji Webpack, zrób przykładowy projekt. Będziesz mógł efekty zobaczyć w symulacji Isim, ISE wypluje Ci czy odpowiedni CPLD Ci starczy do tego zadania. Przykłady, jeszcze taniej wyjdzie Ci kupienie takie CPLD i Sobie przylutowanie go samemu (dużo taniej x8-x10): [url=http://www.kamami.pl/index.php?ukey...

Konwersja kodu VHDL na Verilog dla układu SN74LS592 - jak to zrobić?

Czesc, Bede strzelal: always (at)(posedge CCK or negedge CCLR or negedge CLOAD) begin if (CCLR==0) licznik <= 0; else if (CLOAD==0) licznik <= rejestr; else if (CCKEN==0) licznik <= licznik + 1; end assign RCO = (licznik==8'b111111111) ? 0 : 1; Pozdrawiam, tony_tg

Jak połączyć licznik 16-bitowy z multiplekserem w Webpack ISE?

Nie mam tej książki, trudno mi stwierdzić co tam jest. Jeśli dasz taki fragment to na pewno nie zadziała (; Nie ma zadeklarowanego rhd i nie wykorzystane rxd. Może doczytaj rozdział do końca :P Tu masz dużą bazę opisu sprzętowego w Verilogu czy w VHDL'u. [url=http://opencores.org/projects]OpenC...

Układ programowalny zamiast płyty z ttl-ami. Jak zacząć?

Czy w verilogu czy innym vhdl jest możliwość zdefiniowania funkcji, jaką realizuje taki 121? wszystko /prawie/ mozna, jesli dostatecznie dobrze znasz architekture fpga /architekture wlasnie, nie vhdl czy verilog/; taki ´puls generator` jakim jest 121 mozesz zrobic licznikiem, pod warunkiem, ze dlugosc impulsu jest kilkakrotnie wieksza od okresu twojego...

[FPGA][ALTERA/INTEL] Simulation Waveform - nieoczekiwane stany Unknown Forcing

Po pobieżnym przeglądnięciu kodu nie widzę żeby to w tym module powstały X, musiały raczej "przyjść" z zewnątrz. Robisz symulacje samego modułu PLLR_MAIN? Czy ten moduł jest gdzieś użyty? Plus parę uwag: 1) Ogólnie ten kod nie jest napisany w stylu "FPGA" :wink: Na przykład: [syntax=verilog]always(at)(negedge triger) begin if(reset == 1) begin adres...

Jak zrealizować konwerter z 4 liczników mod 10 na 4 wyświetlacze 7-segmentowe?

Chcę mieć 4 wyświetlacze 7 segmentowe musisz mi to wytlumaczyc tak, bym zrozumial; co ma oznaczac wymaganie; aby w danym momencie wyświetlać naprzemiennie jeden po drugim moja rada jest taka Dodano po 3 masz tu przyklad, jak zrobic 4 liczniki 4 bitowe w ahdl bez nadmiernego rozpisywania sie; INCLUDE "lpm_counter"; subdesign cnt_dec (...

Dzielnik częstotliowści 2,3,4 - podpięcie zegara

/.../ Okazało się, że przy dzieleniu przez 3, nie ma wypełnienia 50%/.../ przez 2 i 4 umiesz podzielic, mux umiesz, zostalo dzielenie przez 3; mozna to zrobic tak: 2 liczniki mod3, reg module div_by_3 ( input clk, output clk_div3 ); reg [1:0] pos_cnt, neg_cnt; /// deklaracja dwoch 2-bitowych licznikow always (at)(posedge clk)...

Obsługa wyświetlacza 7-segmentowego w liczniku ABEL - przejście jedynki

Wiedzę ze jesteś w desperacje bo nikt ci nie odpisał już raz drugi to ja się pokwapię . Pierwszy post był bardziej zrozumiały dla innych z tego cokolwiek zrozumieć to się nie da. Teraz do rzeczy nikt ci pewnie nie odpisał bo większość posługuje się VHDL no i może Verilogiem. Abel jest po prostu mniej stosowany. Chciałem sprawdzić sobie czy sobie poradzę...

Kurs FPGA Lattice MachXO2 w języku Verilog: publikacja w Elektronice Praktycznej i na GitHubie

Chciałbym zaprosić wszystkich zainteresowanych do mojego kursu FPGA Lattice w języku Verilog. W kursie wykorzystujemy FPGA typu MachXO2 z uwagi na jego niską cenę, prostą do lutowania obudowę i duży potencjał w wykorzystaniu na potrzeby hobbystycznych projektów. Kurs jest publikowany w Elektronice Praktycznej, a także dostępny jest na stronie ep.com.pl....

EPM240 - pierwszy projekt licznika 8-bitowego w Quartus

Gdzie mogę ustawić liczbę procesorów (rdzeni) /.../ Tools -> Options -> Processing -> Parallel compilation jeszcze uwaga: tzw. schematic entry to moze i dobre podejscie na pierwszy raz, by sie zapoznac z quartusem, symulacja itd, ale nie uzywane juz poza hobbistami do pierwszych cwiczen. Twoj licznik z zerowaniem, ladowaniem i start/stop liczenia...

Standardowa biblioteka komponentów VHDL - czy istnieje coś jak STL w C++?

Czy istnieje cos takiego jaka standardowa biblioteka /.../ pewnie w sieci mozna znalezc przykladowe realizacje wszelkich 'malych' komponentow, jak liczniki, multipleksery itp; weekend w internecie i mozesz miec pelen dysk takich rozwiazan; w ise i quartusie sa generatory typowych funkcji; w zasadzie nie rozumiem o co pytasz - oczekujesz jakiejs biblioteki...

Xilinx Spartan - Jak użyć DCM do generacji sygnału 1Hz z zegara 100MHz?

Na płytce mam zegar 100MHz i dzielenie tego przez 100 milionów nie jest dobrym pomysłem - najlepszym rozwiązaniem jest właśnie wykorzystanie DCMa. DCM moze zmniejszyc wejsciowa czestotliwosc, ale na pewno nie do pojedynczych Hz, musisz aprawdzic w datasheet spartana jaka jest najmniejsza osiagalna czestotliwosc DCM, a dalej pozostaje zmniejszanie czestotliwosci...

Jak połączyć moduły counter i rom_tab w Verilog do generacji sinusa?

Dziękuję za pomoc. Rozumiem, że wyjście z licznika i wejście rom_tab są teraz połączone. Dodałem Twój fragment kodu do istniejącego. Szerokość wektora zmienię jak tylko wymyślę jak odbić pierwsza ćwiartkę sinusa aby dopełnić go do wartości pi. Nadal jednak nie potrafię otrzymać na wyjściu żadnej odpowiedzi. W czym może tkwić problem ? Wrzucam wynik...

Jak poprawić kod VERILOG dla kontrolera świateł ulicznych?

Bardzo bym was prosił o pomoc i wyrozumiałość na pewno zrobiłem coś zle, ale mam tragicznego wykładowce. Sam też nie jestem orłem a chciałbym chociaż spróbować zrobić coś samemu a nie oddawać gotowca. To tak poniższy kod ma sterować światłami dołączę rysunek jak ja widzę te światłą prosiłbym o sprawdzenie czy mój kod by działał oraz ewentualnie o wyjaśnienie...

Verilog - jak stworzyć funkcję opóźnienia z użyciem zewnętrznego zegara?

Witam, Chciałem napisać w veriologu funkcję, która zrealizuje mi opóźnienie. Jest gotowe polecenie: #wartość, ale działa ono tylko w symulacji, a ja będę chciał porobić te opóźnienia fizycznie w układzie. Chcę zrobić funkcję do której przekazuję wartość opóźnienia. Czy da radę to zrobić i korzystać w niej z zewnętrznego clocka? Chodzi o to żeby przy...

Sterownik matrycy LCD w układzie Altera Cyclone III

Takich odpowiedzi oczekiwałem :P Niestety nie znam ani VHDLa, ani Veriloga. Mój promotor trochę się po prostu zagalopował, myślał, że da się to prosto narysować bloczkami. Niestety nikt się u nas nie zajmuje układami FPGA. Ustaliliśmy, że wykorzystamy zaprojektowany wyświetlacz RGB, który ma w domu ale to będzie ostateczne wyjście. Póki co będę walczył...

[VHDL] Odmierzanie czasu: licznik vs. instrukcja WAIT FOR XXms w sterowniku sygnalizacji

Po co w takim razie ten VHDL ? Istnieją jakieś funkcje tylko do symulacji i nijak się to ma do sprzętu, a przecież to język opisu sprzętu ... Czy oznacza to, że np instrukcja LOOP też jest niesyntezowalna ? Trochę się zawiodłem ... Czy faktycznie VHDL jest taki ważny i tak stosowany na świecie ? Jakoś nie widzę sensu uczenia się tego - więcej da chyba...

Licznik VHDL do 32 na FPGA - wszystkie diody zapalone, co robić?

Trzeba jednak pamiętać, że wprowadzenie dzielników częstotliwości (programowych) wprowadza dodatkową domenę zegarową, nad którą nie panujemy, inaczej mówiąc powstały zegar będzie daleki od doskonałości Co jest niedoskonalego w zegarze bedacym wynikiem podzialu czestotliwosci ? Jakos tego nie widze. No i na pll nie da sie uzyskac niskich czestotliwosci....

Kłopot z syntezą VHDL dla RS232 - błędy w kodzie i bibliotekach

Podaje kod ----------------------------------------... -- -- File Type: VHDL -- Tool Version: verilog2vhdl 15.00a -- Input file was: test.v.vpp -- Command line was: C:\SynaptiCAD\bin\win32\verilog2vhdl... test.v -ncc -- Date Created: Wed May 05 12:19:01 2010 -- ----------------------------------------...

Jakie małe programowalne układy logiczne mają przyszłość?

Jest kilka wiodących producentów układów logiki programowalnej. Układów jest zatrzęsienie i łatwo się w tym pogubić. Rzeczywiście, Lattice jest jednym z większych producentów i specjalizuje się w małych i energooszczędnych układach, niemniej jednak, większość rynku posiadają firmy Intel i Xilinx. Ich układy FPGA są najpopularniejsze, dlatego też proponowałbym...

[epm 3064] verilog - generator pojedyńczego zbocza

z tego co sie domyslam co chcesz osiagnac, bo nie jestem pewien, ze rozumiem opis, powinienes zrobic cos takiego: po pojawieniu sie zasilania startuje jakis maly licznik, ktory po doliczeniu do jakiejs ustalonej liczby staje; jakas poczatkowa wartosc licznika, np. '2' startuje funkcje, ktora chcesz wywolac po wlaczeniu zasilania; reg [3:0]...

Czym są układy programowalne?

Czym są układy programowalne? Z moich obserwacji wynika, że większość hobbystów na uczelni bądź na elektrodzie coś na ten temat słyszała. I tylko tyle. A wielka szkoda, bo układy programowalne potrafią robić rzeczy, których przy pomocy procesora zrobić się po prostu nie da. Na początek jednak przypomnijmy definicję procesora - układ (niekoniecznie scalony!),...

[Verilog] Obsługa PS2 i VGA na Altera Cyclone II - problem z timingiem

Witam, staram się obsłużyć myszkę PS2 przy użyciu Altery Cyclone II. Docelowo chciałbym wyświetlić kursor przy użyciu VGA i spowodować jakieś reakcje na kliknięcia - np. zmiany koloru tła czy kursora. Jeśli chodzi o obsługę samej myszki, póki co udało mi się mrugać diodkami przy kliknięciu danym klawiszem. Poniżej kod: [syntax=verilog]module PS2_CLK_FILTER(MEG50,...

Jak zapisać asercje na stany maszyny stanowej w ISE bez wyprowadzania sygnałów?

Dla ułatwienia napiszę kawałek kodu: [syntax=vhdl]entity main is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; signal_out : out STD_LOGIC; signal_in : in STD_LOGIC); end main; architecture Behavioral of main is signal licznik: std_logic_vector(7 downto 0); [...][/syntax]Załóżmy że "licznik" jest wykorzystywany w użytecznym kodzie i przechodzi syntezę....

Spartan 6 XC6SLX150-3FGG484 – mnożenie zegara 80MHz do 1GHz w Clocking Wizard

Jeszcze mam pytanie przy okazji zegara: czy jeśli wytworzę sobie jakiś sygnał np. z licznika i będę chciał wrzucić go na linię zegarową to wystarczy do wyjścia owego licznika podłączyć BUFG? Linii zegarowych jest kilka sztuk, zależności od układu. Jeśli podasz taki zegar (dość brzydko) z licznika na przerzutnik, syntezer XST odpowiednio to wykryje...

Jak analogowo ustawić datę na wyświetlaczu 8 segmentowym bez uC?

Są obecnie mikrokontrolery z wbudowanymi hardwareowymi driverami dla wyświetlaczy segmentowych, do tego są także dedykowane multipleksery (sterowane np. przez SPI lub I2C). najlepiej analogowo Równie dobrze można prosić o mikroskop elektronowy wykonany w technologii CMOS ;-) Nie steruje się takich rzeczy analogowo, jak już się boisz MCU (przed którymi...

Generator DDS na FPGA

http://obrazki.elektroda.pl/4339422600_1... To moja trzecia konstrukcja na FPGA ;) pierwszy był trywialny zegarek na kilku licznikach, a potem prosty kalkulatorek dodający dwie liczby. Tak więc proszę o konstruktywną krytykę i porady, co by tu można jeszcze ulepszyć. FPGA ciekawi mnie już od jakiegoś czasu, ze względu na to, że można...

IBM stworzył najbardziej skomplikowany chip inspirowany ludzkim mózgiem

kikiz VHDL, Verilog, Abel czy CUPL, to nie tyle języki programowania, co języki opisu sprzętu ([url=http://en.wikipedia.org/wiki/Hardw... Właśnie w tym miejscu wychodzi różnica i ja tak to rozumiem - zestawiając np. mikrokontroler i układ programowalny. Przy uC korzystamy np. z języka C i programujemy, albo w ogóle używamy...

Wybór układów programowalnych: CPLD czy FPGA dla 32 kanałów PWM?

Witam Chciałbym zacząć przygodę z układami programowalnymi. Od lat zajmuję się AVR 8-bit w C i asm. Naszła potrzeba wykonania wielu sprzętowych kanałów PWM a ukł. programowalne są idealne do tego. Proszę o pomoc w wyborze na start i dalszy rozwój układu, rodziny, środowiska... Założenia i co oczekuję od układów programowalnych: - tolerancja pinów 3.3...

[VHDL] - Jak poprawnie zaimplementować licznik i komparator dla PWM?

nie jestem ekspertem VHDL error at Vhdl1.vhd(28): can't determine definition of operator ""<="" ten jezyk jest silnie 'utypowiony', w zasadzie nie mozna robic zadnej operacji na obiektach roznych typow, by narzedzie zaakceptowalo zapis trzeba starannie zadeklarowac typy, np. tak: czy mogę sobie z jakigoś innego bloku przesłać jakąś liczbę (spośród...

FPGA na początek, kilka pytań od "zielonego"

USB Blaster przyszedł. Po podłączeniu do komputera nic. Nie świeciła się nawet zielona dioda LED sygnalizująca zasilanie. Okazało się że dołączony kabel (USB A<>mini USB) miał wadliwy wtyk USB A. Po szybkich oględzinach widać było ślady korozji na stykach, skąd się ona wzięła to chyba nikt nie wie... O tyle dobrze że mam kilka takich kabli więc...

Podstawy związane z FPGA... (środowisko + literatura).

Jeszcze chciałem zapytać o narzędzia (środowiska) do wizualnego projektowania układów FPGA. Czy producenci chipów takie oferują? (a może firmy trzecie?) Chodzi mi o funkcjonalność podobną do MATLAB/Simulink gdzie schemat logiczny układa się graficznie z pojedynczych bloków, na starcie mamy wszystkie wejścia i wyjścia, a użytkownik łączy odpowiednie...

Jak przyspieszyć mruganie LED na Spartan3 w Verilog po naciśnięciu przycisku?

co jest zle z 'button' sprobuje sprawdzic pozniej, jak bede mial wiecej czasu; ale na szybko napisalem taki 'kompakt' kod, ktory zapala po kolei diody w szeregu; nie sprawdzone, moglem cos zle napisac, ale idea jest chyba jasna; module led2 ( input clk, output [7:0] led_line ); reg [4:0] cnt; reg [7:0] led...

Jestem nowicjuszem - Kilka pytań o układy programowalne

a) www.digilentinc.com, myślę że razem ze sprowadzeniem, to jakieś 300-400 zł, w zależności od układu, b) na mój gust nie da się tego porównać, bo procesory różnią się całkowicie od matryc i budową i zasadą działania, procesor wykonuje jakiś zapisany w pamięci kod, a przez matrycę sygnały płyną i ona je przetwarza, tak przynajmniej aj to czuję, trzeba...

Jak dodać nietypowy procesor z 64kB RAM do bibliotek WinAVR?

Dzięki wielkie za pomoc, spróbuję to wykorzystać ;) tak kilka słów wyjaśnienia, procesor jest od podstaw napisany przeze mnie w ramach pracy magisterskiej. Język Verilog, wszystkie układy arytmetyczno-logiczne napisane w opisie strukturalnym,reszta mieszanie. Testuję na razie w fpga Actel AGL250 (ledwo się mieści z peryferiami) ale docelowo ma być wykonany...

Mikrokontroler kontra CPLD (sterowniki przemysłowe)

Do wykonania sterownika zdecydowanie lepszy jest mikrokontroler. Aby zaimplementować w PLD nawet niezbyt złożony algorytm sterowania, w szczególności jeśli będą tam istniały zależności czasowe, będziesz potrzebował bardzo dużego PLD, właściwie to już FPGA. Ja bym polemizował z tym, w przemyśle nie stosuje się wyszukanych algorytmów arytmetycznych,...

Rzadko zadawane pytania: jak jedną linią GPIO zmierzyć temperaturę?

https://obrazki.elektroda.pl/6203916300_... Pytanie: Jak mogę dokonać pomiaru wartości analogowej, jeśli w moim systemie pozostało tylko jedno GPIO na FPGA/mikrokontrolerze? Odpowiedź: Zamiast przetwornika analogowo-cyfrowego można zastosować przetwornik napięcia na częstotliwość. Ponieważ zapotrzebowanie na funkcje pomiarowe staje...

ALTERA CYCLON III - Dziwne zachowanie wykrywacza zboczy

Witam serdecznie, Pracuje sobie nad modułem komunikacji mysz PS2 <-> FPGA. Zaimplementowałem proces wyzwalany zboczem opadającym zegara (nadawany przez mysz) w którym jest rejestr przesuwny w prawo oraz licznik ile bitów przyjęto. Po odebraniu 11 bitów ramki jest ona analizowana w osobnym procesie. Sprawdzany jest bit startu, stopu oraz parzystość....

Wybór starter kit CPLD Xilinx: AVT czy Kamami? Który lepszy dla początkującego?

Dzięki za odpowiedź. Soft już ściągnąłem. Brakuje mi co prawda jakiegoś symulatora ale pewnie po prostu go jeszcze nie znalazłem. http://obrazki.elektroda.pl/7587007800_1... Potrzebny Ci jest testbench, czyli zwykły plik *.v (verilog) czy *.vhd (VHDL) z sygnałami pobudzającymi Twój układ. Następnie zaznaczasz tb i kilkasz Check Syntax...

Wszystko o układach programowalnych... podstawowe informacje

Języki nastawione na sprzęt: ABEL PALASM Języki wysokiego poziomu: VHDL Verilog nie jestem pewien czy nazwałbym to językami wysokiego poziomu, ponieważ może być to mylące dla nowych w tym temacie osób, owszem składnia jest częściowo podobna (szczególnie Verilog), ale nie są to języki programowania, tylko opisu sprzętu, czyli opisuje się za ich pomocą...

Izolowany galwanicznie interfejs jednokierunkowy open-drain 10 Mb/s

Uwaga! Przedstawione przez autora urządzenie nie spełnia wymogów standardu I²C (IIC) co zostało wyjaśnione w dalszej części dyskusji w szczególności od tego postu: http://www.elektroda.pl/rtvforum/viewtop... Dlatego też decyzją grona moderatorów zmieniono tytuł na "Izolowany galwanicznie interfejs jednokierunkowy open-drain...

Sterowanie serwomechanizmem PWM w VHDL - pierwszy program testowy

Do tej pory pisałem w c i asm, z tego co słyszałem to asm jest podobny swą logiką do VHDL-u, stąd moje możliwe że i błędne rozumowanie, a literatura nie wyczerpuje realnej pracy na sprzęcie. ASM czy C, to języki liniowe, bazujące na danych i instrukcjach. Kod wykonuje się liniowo z góry na dół, z możliwością odwołania/skoku, gdzie indziej, ale nadal...

Sterownik wyświetlaczy LED na układzie FPGA - miniprojekt

http://obrazki.elektroda.pl/9739526800_1... Witam Koleżanki i Kolegów! Jak zwykle projekty, które prezentuję tak i ten w stylu pająka - bo projekt prototypowy. http://obrazki.elektroda.pl/7457069600_1... Na zdjęciu od lewej: Zestaw LCMXO2-7000HE-B-EVN wykorzystywany jako programator, płytka prototypowa z układem MachXO2-256...

System scalający wideo z dwóch kamer w celu uzyskania obrazu 3D

Wstęp Systemy wideo, niesamowicie popularne w urządzeniach na rynku konsumenckim, zdobywają coraz większe uznanie w urządzeniach użytkowanych w aplikacjach przemysłowych, na rynku motoryzacyjnym i w systemach automatyki przemysłowej. Wzrost udziału tych systemów w wymienionych aplikacjach związany jest mocno z wprowadzeniem standardów HDMI oraz z zwiększoną...

Algorytmy zmiennoprzecinkowe dla układów FPGA i ASIC

Generacja natywnego kodu HDL dla operacji zmiennorzecinkowych pozwala na implementację tego rodzaju operacji na sprzęcie z wykorzystaniem VHDLa lub Veriloga. Wszystko to bez mozolnej i trudnej konwersji na liczby stałoprzecinkowe. Dane zmiennoprzecinkowe to preferowany typ zmiennych, w aplikacjach modelowania i symulacji, gdzie liczy się wysoka dokładność...

[VERILOG] - Prosty licznik działający w automacie stanów

Dawno nie używałem, a teraz zaszła taka potrzeba żeby sobie język przypomnieć. Mam automat który działa i stany zmienia dobrze. W stanach np. F_UP i F_DOWN chciałbym inkrementować lub dekrementować licznik cnt. Niestety to nie działa i w symulacji jest 0 cały czas. Całość: [syntax=verilog]module FSM (clock, in, state, moore, cnt); input clock; input...