verilog rejestr

Dlaczego zmiana szerokości rejestru w Verilog na Spartan3 nie zmienia mrugania?

musisz zmienić jeszcze tu assgin led=cnt[46]; będzie dwa razy wolniej.

Licznik w Verilogu - błąd przy syntezie, wielokrotne sterowanie rejestrem

Mam problem z moim licznikiem. Chciałbym, żeby resetował się na dodatnim zboczu x1 ... podobny problem pojawia sie tu dosc czesto, wiec nieco bardziej lopatologicznie niz uczynil to piotrva ; VERILIG lub VHDL to NIE jest kolejny jezyk programowania jakiegos procesora z rodziny FPGA; FPGA NIE algorytm wykonania jakiejs funkcji; linijki: jednym bloku...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

[FPGA][Verilog]Testbench wystawia ciągle dla wyjścia StX

W twoim kodzie 'out' jest ustawiany w warunku zależnym od 'out'. Logiczne porównanie, gdy trafi na wartość nieznaną 'X', również zwraca 'X'. W takiej sytuacji symulator nie wie czy ma wykonać 'out=0', czy 'out=out+1', więc pozostawia wartość X. Zgodnie z poradą użytkownika drobok, powinieneś zainicjalizować rejestr 'out'.

Jak wymusić syntezę rozproszonego RAM zamiast FF w ISE (Verilog/VHDL)?

ct_dev_num jest rejestrem czy wyjsciem jakiegos bloku kombinacyjnego? Jesli to rejestr, to powinno dzialac. ISE nie zsytntezuje pamieci distributed/block RAM jesli adres lub dane nie sa wyjsciem rejestru. Pzdr TW

[Verilog] Modyfikacja kodu skaler HQ2X - zdalna pomoc w przeróbce dla projektu FPGA

Nie analizowałem tego kodu super dokładnie (bo jest za bardzo skomplikowany jak na tą porę ;p ), ale jeśli dobrze rozumiem twoją wątpliwość to wystarczy że Px Cx Nx w linii 176 są zadeklarowane jako rejestry (BTW zmieniając nazwy zmiennych nie ułatwiłeś analizy ;p ). Sam układ porównujący (diffcheck0 i diffcheck1) jest po prostu układem kombinacyjnym...

Verilog - SPI z automatycznym zatrzaskiem, przesunięcie bitów w prawo

Pytanie zasadnicze jest jeszcze takie: czy będzie to sam moduł SPI, czy ma to być część większego systemu taktowanego innym clockiem? Bo jeśli to drugie, to lepiej byłoby imho próbkować SCK do rejestru przesuwającego i robić detekcję zbocza kombinacyjnie, patrz niżej: http://www.doulos.com/knowhow/fpga/synch...

Verilog Spartan 3E - Licznik nie działa, wyjście adr na czerwono (XXXXXXXX)

Jeśli nie chcesz używać resetu to można zainicjalizować rejestry zwięźlej: [syntax=verilog]reg [7:0]iadr = 8'h0; reg [7:0] byte_count = 8'h0;[/syntax] Po załadowaniu FPGA z pamięci flash, rejestry zostaną ustawione na wartość zerową - chyba że w kodzie masz inicjalizacje inną wartością. Pozdrawiam

[Xilinx ISE, Spartan 6, VHDL] - Mnożenie liczb 36x36Bit na DSP48A.

Ok spróbuje w ten sposób. Ogólnie nie chciałem wrzucać bezpośrednio instacji tych komponentów Nie ma takiej potrzeby. Podejrzewam, ze wartość ACC jest używana natychmiast po przypisaniu przez mnożarkę, wiec syntezer nie może wstawić rejestrów pomiędzy bloki 18x18 i 'spajplajnować' przetwarzania. Spróbuj wstawić opóźnienie na 1-2 rejestrach na wyjściu...

Verilog - Jak unikać przypisań wielokrotnych w przypadku wielu sygnałów?

Np. jak poniżej: [syntax=verilog] always(at)(posedge clk) if (state==setting) begin if (minuty_press) begin minuty += 1; end //if end //if else begin if(timer_presk == 1) begin minuty+=1; end; //if end //else end //always [/syntax] Jeżeli chcesz sterować zboczami, zrób ich detekcję na rejestrach przesuwających.

Jak zaprojektować cyfrowy obwód do komunikacji I2C-bus? Od czego zacząć?

Faktycznie moduł I2C można użyć bezpośrednio w edytorze schematów. Myślę ze jest to bardzo dobra sugestia. Jeżeli chodzi o powód dla którego podałem liczbę bramek to tylko po to ażeby oszacować złożoność układu. Nawet przy użyciu gotowych elementów rejestrów, liczników, multiplekserów itd. nakład pracy jest nieporównywalnie większy niż napisanie tego...

Quartus II - Rejestry. Co wyłączyć, żeby nie redukował rej.?

input clk, rst; input [7:0] d; output reg [7:0] q; always(at)(posedge clk or posedge rst) begin if(rst) q <= 8'b00000000; else q <= d; end Oto przykładowy program w verilogu typowego rejestru po kompilacji redukuje , więc gdzie tu morze d ustawiać na zero.

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

UNIKAJ X , jak w symulacji pojawi się gdziekolwiek, to opis układu jest d* warty.

Verilog - generacja krótkiego impulsu po opadającym zboczu

Robisz synchroniczną detekcję zbocza i odliczanie timeoutu jakimś długim rejestrem w momencie ustawienia stanu wysokiego. Jak timeout minie - ustawiasz na zero. IIR raczej nie nie znajdzie tu zastosowania. BTW - co to za projekt docelowo ma być jeśli mogę spytać?

[epm 3064] verilog - generator pojedyńczego zbocza

obawiam sie, ze traktujesz pld jak inny rodzaj procesora ... ale moze zle sie domyslam; to co jest po "always (at)(pos reg config; wire done; wire config_trigger = CPU_NRESET & egde; always (at)(negedge config_trigger or posedge done) if ( done ) config <= 1'b0; else config <= 1'b1; always (at)(posedge external_clock)...

Verilog - BRAM - 2 moduły IP CORE - wspólna przestrzeń adresowa?

Dane na wyjściu rejestru pojawiają się po wystąpieniu zbocza. To że rejestr jest w innym module nie spowoduje powstania dodatkowego opóźnienia.

[Verilog][Modelsim] - Nie inicjalizuje zmiennych i nie propaguje sygnału

jeden przyklad zamiast dziesiatek slow ... [syntax=verilog] module clk_divider ( input clk50, output reg clkdiv = 1'b0, input cnt_en, output [7:0] cnt_out ); reg [7:0] cnt = 8'h0; always (at)(posedge clk50) clkdiv <= !clkdiv; always (at)(posedge clkdiv) if (cnt_en) cnt <= cnt + 1'b1; else cnt <= cnt; assign cnt_out = cnt; endmodule ///========================...

[VERILOG] Xilinx Spartan 3 - Błąd syntezera przy projekcie zegara szachowego w Verilog

ja bym to zrobil tak: [w kodzie sa komentarze, ktory byc moze cos wyjasnia] [syntax=verilog] module dekada (CLK, RST, CE, SET, prst1, prst2, prst3, prst4, Q0, Q1, Q2, Q3, zero); input CLK, RST, CE, SET; input [3:0] prst1; // input [2:0] prst2; // chyba typo input [3:0] prst2; input [3:0] prst3; input [3:0] prst4; output [3:0] Q0; output [3:0] Q1; output...

Verilog - jak stworzyć 16-bitowy multiplekser z nietypowym kierunkiem danych?

Wydaje mi się, iż jest to możliwe do wykonania nawet na zasadzie opisu asynchronicznego na czym właśnie mi zależy Jeśli to miałby by być asynchronicznie to wg mnie nie zadziała. Rejestr 'danePamieci' musi przechowywać informację w momencie kiedy dane mają być przekazane do rejestru 'daneFPGA'. Napisz dokładnie jaką funkcję ma pełnić ten rejestr, bo...

VGA generator w Verilog na FPGA 50MHz – monitor nie wykrywa sygnału, ekran uśpiony

Może tak. Opis zrób z asynchronicznym resetem. Zamiana z asynchronicznego na synchroniczny to tylko dodanie dodatkowej flagi dla syntezera XST (-async_to_sync), albo w GUI ISE na PPM na Synthesize - XST. Pełny synchroniczny reset w systemie to brak resetu jeśli nie ma domeny zegarowej. Jak używasz opisu logiki synchronicznego z asynchronicznym resetem,...

[FPGA][Verilog] Sterownik matrycy LCD - czy kod jest poprawny?

Nie musisz stosować konwertera. Wszystko możesz upchać do FPGA, generacja LVDS etc.. Jeden scalak mniej, ale troszkę więcej roboty :D Co do poprawności, wrzuć Sobie do jakiegoś symulatora. Jak używasz Quartus'a to do ModelSim'a. Sprawdź markerami czasy. Przelicznik na odpowiednie czasy i tak masz w datasheet matrycy. Albo nabrać troszkę skill'a w pisania...

Verilog - układ obliczający wynik wyrażenia cos x

Witam, mam za zadanie napisać w verilogu układ, który oblicza wynik wyrażenia cos x, gdzie x jest podawany w formacie zmiennoprzecinkowym pojedynczej precyzji single, czyli bit znaku, 8 bitów wykładnika, 23 bity mantysy. Chciałbym się dowiedzieć głównie jak rozwiązać problem z tym zmiennym przecinkiem - jak to przekonwertować, w jakich rejestrach przechowywać,...

Darmowy, prosty kompilator Verilog i VHDL do nauki podstaw, open source

Witam Chcę się nauczyć podstwa języka Verliog i VHDL. Poszukuje jakiś darmowych, prostych najlepiej w wersji free open source kompilatorów tych języków. Wiem, że jest np: Active-HDL, Xilininx i Altera ale są one dla mnie zbyt potęzne jak na początek. Zależy mi na podstawach (projekt rejestru, licznika itp). Pozdrawiam

[Verilog] - Prośba o wyjasnienie dwóch komunikatów

Wpisanie początkowych wartości miało ułatwić przetestowanie działania układu. /.../ Cały układ wykorzystujący pamięć działa. Problem jest więc chyba tylko z tym defparam. tak wlasnie zrozumialem poprzedni post; bez calego kodu RTL i dostepu do narzedzia trudno wyrokowac, gdzie jest problem, moze zapomniales o dyrektywie syntezy, ze RAM ma byc w jednostkach...

Wbudowane FPGA przekroczą popularność klasycznych FPGA

Szkoda tylko, że z powodu tego zapotrzebowania przeciętny śmiertelnik nie może dostać nawet jednej sztuki :D . * Programowanie równoległe jest bardzo trudne do zrozumienia i nauczenia się dla tradycyjnych programistów; To jest bardzo ciekawe, bo ja mam dokładnie na odwrót, ponieważ: Procesor ma podprogramy, programy główne/ładujące, konsolidatory, stronicowanie...

[Zlecę] Projekt wyzwalacza fpga verilog pod płytke Tang Nano 9K spi

Witam zlecę napisanie kodu fpga verilog pod Tang Nano 9K który bedzie nadsłuchiwał pamiec spi przykład winbond 25q32 100mhz kod ma implementowac rejestr przesuwny tu jest przykład pod emmc always (at)(posedge emmc_clk or negedge sys_rst_n) begin capture <= capture; counter <= counter; trigger <= trigger; if (!sys_rst_n) begin trigger <=...

Kłopot z syntezą VHDL dla RS232 - błędy w kodzie i bibliotekach

Krótko i na temat... ten kod to kompletne dno... to jest wyssane z palca... dobrym krokiem było by gdybyś zajrzał do obojętnieje jakiej książki VHDL-a i poczytał o nim to byś wiedział w czym rzecz... Napisz kilka liczników rejestrów itp... a zrozumiesz co pisze... Niech to cię nie zraza ale ty chcesz umieć czytać bez nauki czytania... Ten kod nie ma...

Rejestr przesuwny 4-bitowy VHDL - Load, Shift Right, Shift Left - Sprawdzenie kodu

Wsuwanie bitu SI powinno być na operacji Or a nie And. To nie jest Verilog :D [url=http://vhdl.renerta.com/mobile/sour... - Concatenation

Dlaczego mój prosty program w Verilogu daje nieoczekiwany wynik?

Czy ktoś wyjaśni taki wynik prościutkiego programu w Verilogu? Ha, ciekawe pytanie, aż sprawdziłem - czego to człowiek nie zrobi, żeby się oderwać od roboty :) 1. Deklaracja integer x jest raczej oczywista, domyślnie 32 bit "signed" we wszystkich językach o jakich słyszałem (co nie znaczy we wszystkich ;]). 2. Deklaracja reg domyślnie "unsigned" -...

[verilog] Synchronizacja modułów w Verilog dla Xilinx Spartan 2 - problem z CNT_RST

Ma to działać tak: /.../ zrob moze tak: doloz rejestry na aktualny stan licznika, w bloku always taktowanym zegarem aktywny sygnal EN przepisuje wartosc licznika do rejestru i jednoczesnie zeruje licznik; mniej wiecej tak reg [2:0] rejestry; always (at)(posedge clk) if ( EN ) begin rejestry <= cnt; cnt <= 3'b0; end...

Podłączenie FPGA XC3S200 do magistrali AT91SAM9260 - odczyt i zapis danych

Jesli da sie to w jakis sposob bardziej uproscic/ ja bym zrobil - w verilogu niestety, ale chyba da sie latwo przetlumaczyc na vhdl - tak: module reg_file ( input nwr, input nrd, input ncs, input [3:0] addr, inout [7:0] data ); reg [7:0] fpga_register[15:0]; // deklaracja 15 rejetrow 8 bitowych...

Jak stworzyć prosty procesor 4,8 bit samodzielnie?

przychodzę z pytaniem jak stworzyć procesor w domu Ma to być procesor czy mikroprocesor? Procesor możesz zbudować z układów logicznych a nawet z tranzystorów, lamp czy przekaźników. Mikroprocesor - czyli taki procesor z cała logiką zamknięta w jednym układzie scalonym - to raczej w domu nie osiągalne bo wymaga opanowania technologii produkcji układów...

Jak łagodnie wejść w świat CPLD/FPGA dla programisty C?

Bym się rozpisał na ten temat, ale może kiedy indziej :P Dla fanów C/C++: "The Design Warriors Guide to FPGAs" i wiele innych.

Konwersja kodu VHDL na Verilog dla układu SN74LS592 - jak to zrobić?

Czesc, Bede strzelal: always (at)(posedge CCK or negedge CCLR or negedge CLOAD) begin if (CCLR==0) licznik <= 0; else if (CLOAD==0) licznik <= rejestr; else if (CCKEN==0) licznik <= licznik + 1; end assign RCO = (licznik==8'b111111111) ? 0 : 1; Pozdrawiam, tony_tg

Jakie zasoby CPLD/FPGA dla 3 rejestrów 512-bit i 64 komparatorów 8-bit?

Z oszacowaniem nie ma problemu. Napisz projekt a potem dobierasz sobie układ. Tak się zawsze robi. I nie zastanawiaj się nad tym czy CPLD czy FPGA. Najpierw opisz strukturę tego co potrzebujesz w językach z grupy HDL(VHDL czy verilog) podaj syntezie w jakim środowisku Quartus (altera)czy ISE (xilinx) i otrzymasz konkretną odpowiedź czego potrzebujesz....

Jak sumować bity podczas mnożenia? Szukam takowego rozwiązania.

Nikt już nie robi nowych scalaków LSI, serie 7400 czy 4000 są takie same jak były w latach '80, a nawet część (większość?) układów wyszła już z produkcji. Praktycznie dowolny układ cyfrowy możesz zamodelować na układzie CPLD lub FPGA. Można albo narysować schemat, albo opisać działanie w jednym z języków opisu sprzętu, jak VHDL lub Verilog. Ja niestety...

FPGA Spartan - Jak zbudować układ z buforami 24-bitowymi w Verilogu?

Ale czy nie będzie problemu z odczytywaniem danych. jeżeli zaadresuje blok0 to adres pójdzie także do bloku1 ale już do bloku1 nie pójdzie sygnał zapisu przez co nastąpi odczyt pamięci i nadpisanie bufora bdata. Według intencji odczytanych z twojego kodu, bufor 'bdata' będzie nadpisany tylko gdy OE==1'b1 Układ sterowany będzie z procesora niekoniecznie...

ALTERA CYCLON III - Dziwne zachowanie wykrywacza zboczy

Witam, Zaimplementowałem odsiewacz zakłóceń na bazie rejestru przesuwnego w lewo. Rozwiązanie sprawdza się znakomicie. Dziękuję Koledze (at)yakuza_2000 za podsunięcie dobrego pomysłu:) [syntax=verilog] module debounce (PS2_CLK, CLOCK_50, RESET, PS2_CLK_FIlTRED); input CLOCK_50; //zegar próbkujący input RESET;//reset input PS2_CLK; //PS2 CLK output reg...

WARP-V: Generator rdzenia procesora RISC-V obsługujący ISA MIPS

https://obrazki.elektroda.pl/3545666900_... Jeśli pracowałeś kiedyś nad otwartymi rdzeniami procesora RISC-V ISA, istnieje duża szansa, że ​​natknąłeś się na WARP-V. Dla początkujących WARP-V to po prostu generator rdzeni procesora RISC-V napisany w TL-Verilog (Transaction-Level Verilog), który obsługuje nie tylko RISC-V,...

[VHDL] - Jak poprawnie zaimplementować licznik i komparator dla PWM?

nie jestem ekspertem VHDL error at Vhdl1.vhd(28): can't determine definition of operator ""<="" ten jezyk jest silnie 'utypowiony', w zasadzie nie mozna robic zadnej operacji na obiektach roznych typow, by narzedzie zaakceptowalo zapis trzeba starannie zadeklarowac typy, np. tak: czy mogę sobie z jakigoś innego bloku przesłać jakąś liczbę (spośród...

Implementacja dwukierunkowej komunikacji I2C w Verilogu - jak to zrobić?

jak sprawnie zrobić obsługę 2-kierunkowej linii danych w I2C? Implementuję właśnie I2C w verilogu, które musi pobierać dane z 2 rejestrów na zmianę i wejście danych musi działać tak, aby wpierw dane płyneły z mastera do slave'a, potem ack, znów z M do S adres rejestru, ack i przepływ danych z S do M... i tak w kółko... Proszę poprawić tytuł i treść...

Jak przekazywać wartości między modułami w Verilog? Analizator Stanów Logicznych

jeszcze maly problem... zeby podlaczyc modul licznika do innego modulu, wyjscia musza chyba byc wyprowadzone na zewnatrz w tym nadrzednym module bo jezeli chcialem podpiac sam rejestr wyskoczyl mi blad : # Error: VCP2605 zapis_do_pam.v : (40, 1): Connection error at port licznik. Only l-value NET expression is allowed for OUTPUT/INOUT port. jezeli wyjscia...

Jak poprawnie zasymulować rejestr PISO w VHDL w ISE 9.2?

Dziękuje twój kod działa. Popatrzyłem na twój kod dostosowałem do moich potrzeb i dział... przynajmniej tak wynika z przebiegów czasowy w następnym tygodniu sprawdzę to w a płycie czy przebiegi czasowe pokrywają się z pracą fizyczna ... Następne pytanie: Jak zamienić mój kod w VHDL-u / Verilog-u na jeden bloczek (symbol) w schematic-u... bo muszę przyznać...

Jakie małe programowalne układy logiczne mają przyszłość?

Jest kilka wiodących producentów układów logiki programowalnej. Układów jest zatrzęsienie i łatwo się w tym pogubić. Rzeczywiście, Lattice jest jednym z większych producentów i specjalizuje się w małych i energooszczędnych układach, niemniej jednak, większość rynku posiadają firmy Intel i Xilinx. Ich układy FPGA są najpopularniejsze, dlatego też proponowałbym...

Czy zmiana kolejności instrukcji sekwencyjnych w automacie SRAM pomoże?

nie wiem jak wygenerowac taka pamiec... to model cypres CY7C1386B znalazlem opis CY7C1386D, z punktu widzenia logiki dzialania to z pewnoscia to samo; dzialanie tych ukladow rozni sie od starszych pamieci sram, z ktorymi pracowalem na tyle, ze prawdopodobnie nie ma szans wygenrowanie podobnego modelu za pomoca coregen w ise, czy w quartusie; problem...

general-purpose input/output(GPIO), AXI, Vivado, Verilog

1. Czy układ realizujesz w jakimś konkretnym FPGA? Z kontekstu wynika, że to jakiś Zynq, ale podaj konkretnie co to za układ. 2. W jaki sposób sprawdzasz czy Twój projekt działa? Wgrywasz go do FPGA i testujesz go w sprzęcie? Używasz ChipScope? Używasz symulacji? 3. Gdy kanał wyjściowy/PWM jest podłączony do PL, nie można wpisać wartości za pomocą AXI....

Kompedium wiedzy na temat CPLD/FPGA

Witam!!! Na wstępie proszę abyście nic nie dopisywali żadnych odpowiedzi do tego tematu. Jak chcesz coś dodać od siebie to proszę o informacje na priva. Dokleję i poinformuje co kto dodał o ile ta informacja będzie coś wnosiła do tego kompendium. Chce wprowadzić taki zabieg aby czytelnicy nie wertowali tego posta co kto dodał. To ma ktoś otworzyć i...

IBM stworzył najbardziej skomplikowany chip inspirowany ludzkim mózgiem

kikiz VHDL, Verilog, Abel czy CUPL, to nie tyle języki programowania, co języki opisu sprzętu ([url=http://en.wikipedia.org/wiki/Hardw... Właśnie w tym miejscu wychodzi różnica i ja tak to rozumiem - zestawiając np. mikrokontroler i układ programowalny. Przy uC korzystamy np. z języka C i programujemy, albo w ogóle używamy...

Jak zmusić Quartusa do użycia clock enable w przerzutniku D?

Czesc, Z wysylaniem zegara z FPGA to nie taka prosta sprawa i jak juz J.A zauwazyl, najlepiej jest jak zegar jest na PCB i idzie zarowno do FPGA (dedykowane wejscie) jak i do odbiornika. Wtedy zarowno FPGA jak i odbiornik sa perfekcynjie synchroniczne. (o ile zegar jest routowany jako zegar na PCB czyli dociera do wszystkich ukladow w tym samym czasie)....

Sprawdzenie kodu VHDL dla Cyclone III - generowanie sygnału tim1*8

Parametry z Veriloga tworzy się w VHDL za pomocą "Generic" - tu masz opis i przykłady http://www.ics.uci.edu/~jmoorkan/vhdlref... Co do wykrywania zbocza narastającego/opadającego za pomocą "rising_edge" to warto podejrzeć RTL po syntezie, żeby zobaczyć czy to co napisaliśmy odpowiada temu co chcieliśmy uzyskać. kod Tu kod jest sekwencyjny...

Jak uruchomić DM9000A na Altera DE2 do przesyłania danych przez Ethernet?

Witam Chcialem wykorzystac uklad do DM9000A do przesylania danych z pamieci na DE2 za pomoca kontrolera Ethernet wlutowanego na zestawie. Poniewaz do plytki dolaczone sa przykladowe projekty - na poczatku przerabialem jedynie gotowe rozwiazanie. Wszystko dzialalo. Postanowilem zrobic projekt 'od zera' w block diagramie, poniewaz wszystko w przykladach...

Jak zaprojektować koprocesor arytmetyczny dla 8051? Początki i wskazówki

Z tymi adresami nie byłoby problemu bo 8051 ma pewną, nieużywaną przestrzeń pamięci. Jednak wolałbym nie korzystać z tej pamięci - preferuję zastosowanie własnych rejestrów. Teraz pytanie od czego mam zacząć ? Od razu projektować układ logiczny wykonujący obliczenia (ALU) ? Początkowo moja wizja takiego układu wygląda następująco: zwykły automat z deterministyczny...

[Praca] Inżynier Elektronik w Optel Sp. z o.o. we Wrocławiu - Xilinx, ARM, VHDL

32- letnia firma, laboratorium badawczo - rozwojowe Optel Sp. z o.o. (optel.pl) z siedzibą we Wrocławiu, poszukuje:   Inżyniera Elektronika na stanowisko konstruktora specjalistycznych innowacyjnych urządzeń elektronicznych wymagania:   - wykształcenie wyższe ELEKTRONICZNE - znajomość hardware'u i software'u mikrokontrolerów z rodziny Xilinx, Spartan3,...

[FPGA] Jak przesłać tablicę liczb z NIOS (Altera DE2) do VHDL?

Temat trochę stary, ale odświeżę go, bo sam się o to rozbiłem. W skrócie w SPOC Buliderze trzeba zbudować własny komponent, który umożliwi nam wyciągnięcie potrzebnych sygnałów na zewnątrz systemu SoC. Komponent musi posiadać interfejs avalon, najprościej na początek slave-mm. Umożliwia to zbudowanie komponentu, do którego dostęp mamy poprzez rejestry...

Podstawy związane z FPGA... (środowisko + literatura).

Jeszcze chciałem zapytać o narzędzia (środowiska) do wizualnego projektowania układów FPGA. Czy producenci chipów takie oferują? (a może firmy trzecie?) Chodzi mi o funkcjonalność podobną do MATLAB/Simulink gdzie schemat logiczny układa się graficznie z pojedynczych bloków, na starcie mamy wszystkie wejścia i wyjścia, a użytkownik łączy odpowiednie...

[VHDL] VHDL – komunikacja Spartan2 z DS1820 1Wire i wyświetlanie temperatury na 7-segmencie

No hej! Więc miło że ktoś poruszył temat tego „badziewia” od Dallasa… Wszystko robię mniej więcej tak jak napisałeś… tzn. póki co nie bawię się numerami seryjnymi. Co do różnych przykładów dostępnych na stronach Dallasa, to też z nimi walczyłem… ale do sedna. Udało mi się odczytać pierwszy bajt numeru seryjnego mojego czujnika,...

Ile bramek logicznych mieści się w nowoczesnym procesorze CPU?

AVE... To już zależy od realizacji układu. Prosty mikrokontroler ośmiobitowy najwięcej tranzystorów będzie miał w blokach pamięci, bo reszta to proste układy. ALU będzie małe, dekoder rozkazów ciut większy, a zbiór rejestrów będzie przypominał kolejny blok pamięci. Komórki pamięci są dość duże i dlatego dużo miejsca zajmują. W przypadku CPU i GPU pamięć...

Jak zaimplementować 16-bitowy CRC-CCITT w Xilinxie? Szukam schematu logicznego

Dobrzy ludzie pomóżcie, potrzebuje do projektu w Xilinxie wstawić układ obliczający 16 bitowy kod CRC-CCITT (równanie x^16 + x^12 + x^5 + 1) dla danej ramki. Jako, że we wszystkich źródłach do jakich dotarłem mówią, że schemat logiczny dla obliczeń CRC jest prosty, postanowiłem użyć właśnie tej metody. Jak się okazuje wszędzie tak mówią i chyba dochodzą...

Sterownik wyświetlaczy LED na układzie FPGA - miniprojekt

Swoją drogą przy dalszych eksperymentach z SPI (tym razem robiłem rejestr parallel in serial out) zauważyłem, że dane powinny być przecież wystawiane na miso na zboczu opadającym SCK, a próbkowane z mosi na zboczu narastającym - a w moim designie jest to zrealizowane błędnie. W związku z czym napisałem moduł SPI jeszcze nieco inaczej: [syntax=verilog]...

Xilinx ISE Design Suite - Błędne wyniki testbench licznika do 3

nie o to chodzilo z zegarem, to rozwiazanie w zasadzie nie rozni sie od poprzedniego; generalnie w 'swiatku' fpga dazy sie do tego, by wszystkie rejestry byly taktowane jednym zegarem; nie jest to jakas moda, lecz efekt wlasciwosci sprzetu [fpga]; kod powinien miec taka postac: [syntax=verilog] module licznik_do_3 ( input WE_licz, input CLK, output...

Jak połączyć moduły counter i rom_tab w Verilog do generacji sinusa?

Witam Szanownych Forumowiczów. Jestem na początkowym etapie nauki Verilog'a i prosiłbym o pomoc w sprawie połączenia dwóch modułów. Pewnie jest to dziecinnie proste, jednak nie daję sobie rady z tym. Zależy mi na tym by moduł licznik(counter) podawał wartości rejestrem cnt_out do wejścia rom_in modułu rom_tab i korzystał z tabelki wartości sinusa wyświetlając...

Jestem nowicjuszem - Kilka pytań o układy programowalne

a) www.digilentinc.com, myślę że razem ze sprowadzeniem, to jakieś 300-400 zł, w zależności od układu, b) na mój gust nie da się tego porównać, bo procesory różnią się całkowicie od matryc i budową i zasadą działania, procesor wykonuje jakiś zapisany w pamięci kod, a przez matrycę sygnały płyną i ona je przetwarza, tak przynajmniej aj to czuję, trzeba...

Różnica między wyobrażeniami a rzeczywistością w pracy programisty embedded

Widzę że temat już jest na etapie "a nie, bo ja mam większego!", wiec nie ma co się odzywać... Nie o to chodzi. Ja nie rozumiem po co się brać za RE czegoś co nie jest wcale potrzebne. Sensor był tylko jakimś przykładem że matryce z telefonów to są zabawki (może dobre dla "artystów" co wysyłają zdjęcie jajecznicy na instagram)... Chodzi w zasadzie...

Zrób sobie FPGA z bramek 7400

http://obrazki.elektroda.pl/3825393200_1... http://obrazki.elektroda.pl/4653587100_1... Autor napisał własny język opisu sprzętu, coś w rodzaju bardzo uproszczonego Veriloga lub VHDL. Trzeba wpisać wprost odpowiednie równania logiczne dla każdego slice osobno i ręcznie zadeklarować piny wejściowe i wyjściowe na krawędziach...

FPGA/CPLD Rozbieżność między symulacją a pracującym układem

Cóż, oczywiście myślę, że poprawna jest moja wersja. I potwierdzają to podesłane później linki. Wydaje mi się także, że Twój sposób rozumowania wynika z utożsamiania listy czułości procesu i bloku always z verilog'a. Więc chyba każdy z nas pozostanie przy swoim. A głupi automat rozumie nas obu ;-) https://obrazki.elektroda.pl/8988222100_...

[VHDL] Jak zacząć projekt sumy szeregu w VHDL z wejściem SW i wyjściem LED?

masz tu fragmencik kodu, ktory liczy silnie; w verilogu niestety, ale sadze, ze idea jak to zrobic bedzie jasna; module silnia ( input clk, input rst, input start, input [ 7:0] N_in, output reg [15:0] N_sil ); parameter idle = 5'b00001, // kodowanie maszyny stanow load = 5'b00010, multiply = 5'b00100, decrease = 5'b01000,...

Generator DDS na FPGA

http://obrazki.elektroda.pl/4339422600_1... To moja trzecia konstrukcja na FPGA ;) pierwszy był trywialny zegarek na kilku licznikach, a potem prosty kalkulatorek dodający dwie liczby. Tak więc proszę o konstruktywną krytykę i porady, co by tu można jeszcze ulepszyć. FPGA ciekawi mnie już od jakiegoś czasu, ze względu na to, że można...

Verilog - błędy kompilacji przy mapowaniu modułów, reg jako net lvalue

Jeśli masz moduł i jego port wewnętrzny jest typu wyjściowego rejestrowego (output reg y), nie może łączyć się z typem rejestrowym (reg), tylko sieciowym. Użyj sieci pośredniczącej wire między modułami.

[Verilog] Obsługa PS2 i VGA na Altera Cyclone II - problem z timingiem

Witam, staram się obsłużyć myszkę PS2 przy użyciu Altery Cyclone II. Docelowo chciałbym wyświetlić kursor przy użyciu VGA i spowodować jakieś reakcje na kliknięcia - np. zmiany koloru tła czy kursora. Jeśli chodzi o obsługę samej myszki, póki co udało mi się mrugać diodkami przy kliknięciu danym klawiszem. Poniżej kod: [syntax=verilog]module PS2_CLK_FILTER(MEG50,...

Xilinx XC4005E FPGA - Jak zacząć przygodę z tym układem? Szukam datasheetu

Tak, JTAG to jest coś a'la ISP dla AVR'a, [url=http://www.xilinx.com/support/progr... masz schemat JTAG'a od Xilinxa, są tam dwa interfejsy, ten drugi to synchroniczny serial interface. Układy FPGA są taktowane oscylatorami kwarcowymi, ich częstotliwość ustawia się podejżewam dzielnikami wewnątrz układu. Z układami programowalnymi...

Mikrokontroler vs FPGA: Którą technologię wybrać do projektu?

Moze nie znam sie na temacie i nie mam tyle doswiadczenia jak poprzednicy, ktorzy sie tu wypowiedzieli ale aktualnie pracuje ze Spartanem3, wczesniej bawilem sie ATmega128 i wyciagnelem troche wnioskow. Ch.M.: z wiedzy matematycznej programujacego ale takze poziomu jego doswiadczenia z jezykiem w ktorym kodujemy. Zwykly programista postawiony przed...

Dodatkowe impulsy w symulacji CPLD EPM3064ATC44-10 w Quartus II

pomimo tego że licznik jest synchroniczny to i tak pojawią się hazardy problem nie w liczniku czy dekoderze, te kawalki wygladaja na napisane poprawnie, masz klopot, bo wejscia zegarowe rejestrow D polaczyles z wyjsciami ukladu kombinacyjego; to jest wlasciwie wbrew 'zasadom sztuki'; jesli bedziesz w stanie opisac co chcesz uzyskac tak, bym to zrozumial,...

Mikrokontrolery, kierunki rozwoju, linux czyli "reaktywacja"

Zatwardziały windziarz (kilka latek), też przeszedł na Linux'a i to już definitywnie nie ma odwrotu, to jest jak narkotyk :D Nie ma lepszej platformy do developing'u, hardware czy software. 1. IDE Mam jedno środowisko, ale do wszystkiego. Jest to Eclipse Classic (obecnie Indigo) z masą pluginów. IDE strasznie intuicyjne i podatne na modyfikacje. Nic...

Jak programować układy PLD typu GAL? Szukam informacji i wskazówek

Ktos tu mowil o WinCUPL na stronie atmela moze zajrzyj najpierw tam.Jesli np chcesz ABLA to np Active-HDL firmy Lattice (darmowy,rejestracja na dany numer seryjny dysku,programik dobry do ABLA,VHDL,VERILOG).Obsluga programu na poczatek moze byc troche trudna ale za to jaki SYMULATOR !!!

System scalający wideo z dwóch kamer w celu uzyskania obrazu 3D

Wstęp Systemy wideo, niesamowicie popularne w urządzeniach na rynku konsumenckim, zdobywają coraz większe uznanie w urządzeniach użytkowanych w aplikacjach przemysłowych, na rynku motoryzacyjnym i w systemach automatyki przemysłowej. Wzrost udziału tych systemów w wymienionych aplikacjach związany jest mocno z wprowadzeniem standardów HDMI oraz z zwiększoną...

Wybór układów programowalnych: CPLD czy FPGA dla 32 kanałów PWM?

Witam Chciałbym zacząć przygodę z układami programowalnymi. Od lat zajmuję się AVR 8-bit w C i asm. Naszła potrzeba wykonania wielu sprzętowych kanałów PWM a ukł. programowalne są idealne do tego. Proszę o pomoc w wyborze na start i dalszy rozwój układu, rodziny, środowiska... Założenia i co oczekuję od układów programowalnych: - tolerancja pinów 3.3...

Czy wiesz czym zajmuje się firma National Instruments?

http://obrazki.elektroda.pl/3513501400_1... elektroda.pl: Jakimi obszarami rozwiązań zajmuje się National Instruments, kto znajdzie w portfolio NI rozwiązania dla swoich projektów? National Instruments: NI jest producentem sprzętu pomiarowego oraz wbudowanych systemów kontrolno-pomiarowych. Wszystkie nasze urządzenia mogą być programowane...

Verilog - Jak inicjalizować i zapisywać pamięć mikrokontrolera z pliku txt?

Witam, Jestem w trakcie pisania mikrokontrolera za pomocą języka verilog. Chciałbym przetestować go za pomocą testbenchu. Pamięć programu jest zrealizowana za pomocą wektoru rejestrów reg [15:0] memory [0:MEM_SIZE -1]; Otóż najlepiej byłoby gdybym mógł zainicjalizować tą macierz za pomocą pliku txt, tak aby po kolei sprawdzić działanie każdej instrukcji....

[VERILOG] - Prosty licznik działający w automacie stanów

Dawno nie używałem, a teraz zaszła taka potrzeba żeby sobie język przypomnieć. Mam automat który działa i stany zmienia dobrze. W stanach np. F_UP i F_DOWN chciałbym inkrementować lub dekrementować licznik cnt. Niestety to nie działa i w symulacji jest 0 cały czas. Całość: [syntax=verilog]module FSM (clock, in, state, moore, cnt); input clock; input...

[verilog] Jak zaimplementować timer 2s w Verilog dla EPM3064 z taktowaniem 14MHz?

Witam! Ostatnio walczę z funkcją, która będzie zmieniać wartość rejestru po upłynięciu określonego czasu np 2s. Próbowałem już zrobić jakiś timer, ale liczby generowane taktowanie 14mhz są zbyt duże dla EPM3064 no i nie za bardzo mi to wychodzi na razie. Z obwodem RC mam taki motyw, że jak mam rejestr memconfLatch i jest on zmieniany gdy rejestr resetConf...

Verilog: Asynchroniczny mikroprocesor 6502 - problemy z pamięcią ROM

Witam , mam dosc dziwny problem otoz , modeluje asynchroniczny mikroprocesor 6502 . Zamodelowałem juz prawie wszystko , oprocz obslugi stosu i przerwan ale mniejsza z tym. Procesor ma przeplyw potokowy czyli mam moduly fetch decode exec. po zsyntezowaniu tragedi nie ma warningi tylko w tam gdzie ustawilem opoznienia z bramek not. ale jesli proboje dolaczyc...