verilog sygnał

Jaki układ cyfrowy z jednym wejściem i wieloma wyjściami działa jak dzielnik częstotliwości?

tyle że posiadającego jedno wejście i kilka wyjść. Licznik tez tak ma tylko wyjścia pookazują binarnie stan licznika (jako liczbę dwójkową) W opisach liczników (technika cyfrowa) pojawiają się licznik 1 z N zwany także pierścieniowymi które maja w danym momencie jedno wyjście aktywne. Można poszukać czy taki gotowy scalony istnieje. Zazwyczaj brakuje...

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

Twój opis jest NIESYNTEZOWALNY , zastanów się dokładniej nam takim czymś: always wykonują się współbieżnie względem siebie, i do tego mają dostęp (zapis), do tego samego reg ! Unikaj takich rzeczy na przyszłość... Zamień to na jeden blok, nawet jak w symulacji Ci pójdzie, na pewno nie przejdzie syntezy. Dobra, widać po poniższej linijce, że nie masz...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

[Verilog] - Prośba o wyjasnienie dwóch komunikatów

"Net TEST appears to be an unidentified clock source. Assuming default frequency." wklej kod; "że sygnał SYS_CLK jest wykorzystywany jako zegar ale nie określiłem go jako zegar" kompilator rozpoznal, [always (at)(negedge SYS_CLK)], ze sygnal uzywany jest jako zegar, ale nie znalazl deklaracji, ze SYS_CLK jest zegarem; na projekt sklada sie opis funkcji,...

Jak połączyć moduły counter i rom_tab w Verilog do generacji sinusa?

Nadal jednak nie potrafię otrzymać na wyjściu żadnej odpowiedzi. W czym może tkwić problem ? Stwórz testbench do modułu polaczenie , daj sygnał pobudzający na clk_i (bo masz Z) oraz enable_i i obserwuj wyjście D_o :D http://obrazki.elektroda.pl/7104428800_1...

Mikrokomputer COBRA 1

No i jest kolejna Cobra 1 w FPGA Gratuluję, no to mamy CoC, czyli Cobra on Chip... Jaka jest dostępna prędkość zegara? Czy gniazdo rozszerzeń też będzie dostępne? Czy jest również AY3? Co do zegara to trudno mi powiedzieć na ile IP Core Z80 można będzie puścić. Wiele też będzie zależeć od zajętości samego FPGA. Prawdę mówiąc to nie znam jeszcze tych...

Generator DDS na FPGA

http://obrazki.elektroda.pl/4339422600_1... To moja trzecia konstrukcja na FPGA ;) pierwszy był trywialny zegarek na kilku licznikach, a potem prosty kalkulatorek dodający dwie liczby. Tak więc proszę o konstruktywną krytykę i porady, co by tu można jeszcze ulepszyć. FPGA ciekawi mnie już od jakiegoś czasu, ze względu na to, że można...

[Zlecę] Projekt wyzwalacza fpga verilog pod płytke Tang Nano 9K spi

Ostatnie pytanie czy sygnał sys_rst_n ma być połączony pod któryś z przycisków czy jest zewnętrznym sygnałem z układu?

Rzadko zadawane pytania: jak jedną linią GPIO zmierzyć temperaturę?

https://obrazki.elektroda.pl/6203916300_... Pytanie: Jak mogę dokonać pomiaru wartości analogowej, jeśli w moim systemie pozostało tylko jedno GPIO na FPGA/mikrokontrolerze? Odpowiedź: Zamiast przetwornika analogowo-cyfrowego można zastosować przetwornik napięcia na częstotliwość. Ponieważ zapotrzebowanie na funkcje pomiarowe staje...

Verilog - generacja krótkiego impulsu po opadającym zboczu

Dlaczego chcesz pobierać sygnał do pomiarów z cewki zapłonowej? Nie lepszym rozwiązaniem jest podłączenie się pod czujnik położenia wału?

FSM m3_state w ps2mouse Verilog z opencores – rola i wpływ na stabilność myszy

m3 zapewnia, że po odebraniu poprawnych danych z interfejsu PS2 sygnał na wyjściu 'data_ready' będzie aktywny tak długo, aż nie zostanie ustawiony sygnał 'read' potwierdzający odczytanie danych. Pozdrawiam, Dr.Vee

Verilog - Jak zaprojektować sygnalizację świetlną? Bramki logiczne

Czeeść wszystkim. Mam do stworzenia na zaliczenie projekt sygnalizacji świetlnej. Nie jest zawarte, jak bardzo musi być rozbudowana także przypuszczam tradycyjne skrzyżowanie z 4 sygnalizatorami. Jest mi ktoś w stanie pomóc? Ma być to pisane w Verilogu. Podczas zajęć uczono nas tworzyć bramki (przypisania),top i tb, ale potrzebuje logicznego rozłożenia,...

Jak zapisać asercje na stany maszyny stanowej w ISE bez wyprowadzania sygnałów?

Dla ułatwienia napiszę kawałek kodu: [syntax=vhdl]entity main is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; signal_out : out STD_LOGIC; signal_in : in STD_LOGIC); end main; architecture Behavioral of main is signal licznik: std_logic_vector(7 downto 0); [...][/syntax]Załóżmy że "licznik" jest wykorzystywany w użytecznym kodzie i przechodzi syntezę....

Jak dodać sygnał delta do pliku wyników w testbanchu?

Witam Mam testbancha ktory zapisuje do pliku wyniki symulacji i chcialbym zeby w pliku tez sie znalazla delta. Jak mam dodac taki sygnal?? przepraszam bardzo ale o jakiego "tesbancha" chodzi ?? verilog ,vhdl, system c przypuszczam żę pewnie o vhdl-a ale wydaje mi się że z tą deltą to będzie mały problem bo z tego co wiadomo mnie to się tego po prostu...

[epm 3064] verilog - generator pojedyńczego zbocza

Witam! Potrzebuję generatora (chyba monostabilny), który wygeneruje mi podczas włączenia zasilania układu epm3064 tylko jeden impuls, a konkretnie to zależy mi na zboczu negatywnym, które wywoła jedną z funkcji always, a jest mi potrzebny tylko jeden impuls ponieważ ta funkcja będzie wywoływana negatywnym zboczem innego sygnału, gdyż w chwili włączenia...

[verilog] Synchronizacja modułów w Verilog dla Xilinx Spartan 2 - problem z CNT_RST

Mam problem z syntezą czegoś takiego w verilogu: http://obrazki.elektroda.net/85_12648663... Przepraszam za jakość rysunku( 3ci sygnał po lewej to GLOBAL_RST). Piszę dla Xilinx spartan 2, ActiveHDL symuluje układ tak jak chciałem, ale ISE 10.1 wyrzuca problem z sygnałem CNT_RST. Ma to działać tak: Zegar podłączony tylko do CNT zlicza przebieg...

UART: PC nie odbiera bajtu z FPGA Spartan, Verilog - co poprawić?

W kodzie mój receiver. module rs232rx(RS_RX, clk, data, sw1); input RS_RX; input clk; input sw1; output [7:0] data; reg [11:0]cnt_rx = 0; reg [3:0] cnt_rx2 = 0; reg [8:0]frame; reg CLK_RX; reg frameEnd = 1'b0; reg recvStart = 1'b0; reg frameRecv = 1'b0; reg frameSend = 1'b0; assign data = frame[7:0];...

[Verilog][Modelsim] - Nie inicjalizuje zmiennych i nie propaguje sygnału

Pogooglaj o bloku initial .

VGA generator w Verilog na FPGA 50MHz – monitor nie wykrywa sygnału, ekran uśpiony

Zastąp 'initial' jakimś resetem.

Czy procedury w maszynie stanów VHDL są syntezowalne?

"]Jak na moje oko to program robiący syntezę "dał cienia" nie sadze, kompilator xilinx to stara, doswiadczona marka; to jest temat na wielogodzinna dyskusje z teoretykami symulacji i syntezy, jako praktyk powiem tyle: vhdl powstawal w czasach, gdy jeszcze fpga nie bylo na swiecie, powstal jako jezyk do modelowania wlasciwie czegokolwiek, niekoniecznie...

ALTERA Cyclone III - Karta graficzna - nakładanie się danych do zapisu z danymi

Witam serdecznie, Zawsze fascynowały mnie karty graficzne i stosunkowo niska cena monitorów LCD w stosunku do możliwości. Patrząc na rozmaite wyświetlacze LCD, dedykowane do mikrokontrolerów wyszedłem z założenia, że przekątne mają niewielkie a cena jest z kosmosu. Często wychodzi że było by taniej kupić stary monitor LCD za 100zł niż kolorowy LCD 7"....

Jak wyłączyć optymizację w Lattice Diamond, by zobaczyć efekty syntezy?

chcialbym zobaczyc pelny raport z kompilacji; Za chwilę. Przygotowuję prostszy kod w którym problem nadal występuje. jak jest generowany "Signal_1" ? To sygnał z zewnątrz. Nazwa Signal może jest myląca. To port wejściowy FPGA. Sygnał pochodzi z procesora ARM i jest czysty (ładny prostokąt). Może spróbuj wykomentować po kolei linie programu przypisujące...

FPGA Spartan - Jak zbudować układ z buforami 24-bitowymi w Verilogu?

Kilka komentarzy co do kodu: [syntax=verilog]assign adr0 = (memnr==1'b0)? wpiszadres : 24'bz; assign adr1 = (memnr==1'b1)? wpiszadres : 24'bz; //zawsze gdy gdy b�dzie co� wpisane do wpiszdane wtedy dane b�d� wpisane do odpowiedniego bloku assign wdata0 = (memnr==1'b0)? wpiszdane : 24'bz; assign wdata1 = (memnr==1'b1)? wpiszdane...

Verilog - Jak unikać przypisań wielokrotnych w przypadku wielu sygnałów?

Witam W verilogu zrobiłem kilka mniej lub bardziej skomplikowanych projektów. Zawsze mam jeden mały problem - zapominam się i robię przypisania wielokrotne. Kilkukrotnie spotykałem się z sytuacjami, w których jakaś zmienna musi się zmieniać pod wpływem kilku sygnałów zewnętrznych. Prosty przykład jaki mi przychodzi teraz do głowy to zegar. Pod wpływem...

Jak poprawnie podać sygnały wejściowe do FIR Compiler Altera w modulatorze sigma-delta?

1. DDR jest na wyjsciu kosci, takze wszystko - caly design ma chodzic albo na rising albo na falling edge nie utrudniaj sobie zycia. 2. Nie operuj na variable, uzyj signal 3. Jeden proces/always - jeden wektor/sygnal To jest System Verilog: reg [31:0] shiftreg = 0; - wiedziales o tym? O resecie juz pisalem. Jesli nie wiesz jak wygladaja wzajemne relacje...

Blok komparatorów dla kilku sygnałów wejściowych

moze tak ? dzialanie jest chyba zrozumiale, nawet jesli ktos nie zna za bardzo verilog; module sorter ( input clk, input [7:0] d0,d1,d2,d3,d4,d5,d6,d7, output [2:0] ch, output [7:0] max ); reg [15:0] cmp01, cmp02, cmp03, cmp04, cmp11, cmp12, cmp2; reg [2:0] max_ch00, max_ch01, max_ch02,...

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Olaboga ale syf mialem teraz zauwazylem. faktycznie, ale druga wersja nie jest lepsza. nie wiadomo od czego zaczac... taki 'syf' - uzywajac twojej terminologii; 1.zapis [syntax=verilog] always (at)(posedge clk or negedge reset)[/syntax] oznacza, ze jeden z sygnalow jest zegarem dla synchronicznych przerzutnikow, drugi asynchronicznym zerowaniem/ustawianiem...

Licznik w Verilogu - błąd przy syntezie, wielokrotne sterowanie rejestrem

Mam problem z moim licznikiem. Chciałbym, żeby resetował się na dodatnim zboczu x1 ... podobny problem pojawia sie tu dosc czesto, wiec nieco bardziej lopatologicznie niz uczynil to piotrva ; VERILIG lub VHDL to NIE jest kolejny jezyk programowania jakiegos procesora z rodziny FPGA; FPGA NIE algorytm wykonania jakiejs funkcji; linijki: jednym bloku...

Tworzenie własnych komponentów LCD w WebPACK_SFD_91i bez VHDL

wydaje mi się, że taki bloczek jesteś w stanie stworzyć jedynie w VHDL/Verilog, gdzie jako dodatkowe argumenty do sygnałów podasz nr pinów

[verilog] Implementacja resetu dla czerwonych świateł w symulacji drogowej

... zrobic reset w tych swiatlach aby swiatla ns i ew swiecily sie na czerwono w sytuacji gdy mamy stan resetu?? 1. modul traffic chyba powinien miec clk i reset jako input? 2. nie mozesz sterowac ten sam sygnal w kilku blokach always if (nsCounter == 31 & EW_VEHICLE_DETECT & NS_GREEN) begin NS_RED <= 0; //...... always (at) (ewCounter)...

Verilog - SPI z automatycznym zatrzaskiem, przesunięcie bitów w prawo

Cóż, może ja sie nie znam, ale wydaje mi sie, że reset maszyny stanu (w tym przypadku licznika) powinien wystąpić na zbocze opadające CSa. Rozkminiam, jakbym ja miał zbudować ten układ na logice dyskretnej (do pewnego stopnia, oczywiscie). Deserializer w skrócie: 1) na opadający CS, resetuję licznik i przerzutnik typu D taktujący 'wyjscie' 2) na kazdy...

Verilog - jak stworzyć 16-bitowy multiplekser z nietypowym kierunkiem danych?

Ten mux to nie mux a bardziej coś jakby latch, w zależności od sygnału select dane są przepisywane albo do rejestru pośredniego albo z rejestru pośredniego na wyjście. Wydaje mi się że najlepiej będzie to opisać przy pomocy logiki synchronicznej, która co impuls zegara sprawdza stan sygnału sterującego i przepisuje wartość.

Jak łagodnie wejść w świat CPLD/FPGA dla programisty C?

Bym się rozpisał na ten temat, ale może kiedy indziej :P Dla fanów C/C++: "The Design Warriors Guide to FPGAs" i wiele innych.

Ile średnio zarabia junior, mid i senior FPGA DESIGN ENGINEER?

... piszę do Pana ponownie z ofertą FPGA Developera do działu R&D przy projekcie nowego zasilacza dla rynku półprzewodników. Może teraz byłby Pan zainteresowany zmianą? Stawka dzienna do 💲 1100 zł/day netto +VAT 💲 na B2B. Możliwość zatrudnienia u klienta na UoP. 💾Stos technologiczny: FPGA, ASIC, VHDL, MatLab/ SimuLink/ Python,...

Jak zresetować licznik mod 5 z przerzutników D? Sygnał resetu dla cyfry 4

A w jakim języku to piszesz, VHDL, Verilog, czy może rysujesz schemat? W jakim programie testujesz?

[CPLD] Jak zwiększyć czas propagacji w CPLD XC95144XL dla sygnałów AS, R/W, UDS, LDS?

Niestety, ale przykład z tego dokumentu nie działa, przynajmniej w symulacji, próbowałem też w constrain editor i nic się nie zmienia. Edytor dodaje następujące dane: [syntax=verilog]NET "clk7" TNM_NET = clk7; TIMESPEC TS_clk7 = PERIOD "clk7" 140 ns HIGH 50%; NET "as7_out" OFFSET = OUT 50 ns AFTER "clk7";[/syntax] Czy połączenie "sygnał wyjście -> wejście...

Jak przekazywać sygnały między procesami w VHDL dla zegara jajek?

Nie uwazam ze testowanie jest do bani ;) Tylko ze w VHDLu jest to troszke niewygodne ze wzgledu na rozwleklosc jezyka. PLI = programming language interface, czyli polaczenie Verilog<>C/C++. Bardzo wygodne do testowania. Ostatnio np. robilem prosty "akcelerator" graficzny. Fajnie jest zobaczyc natychmiast czy rysuje to, co chcemy na symulacji ;)...

System Verilog i struct. Connection type is incompatible with port.

Mi to się kompiluje (i symuluje), po dopisaniu paru linii. Podłączasz u siebie sygnały "wprost" (zamiast .port(sygnal)), może masz gdzieś kolejność pomieszaną? Możesz też użyć interfejsu zamiast struktury (do tego zresztą służą): [syntax=verilog] interface common_if; logic clk, rst; modport in(input clk, input rst); modport out(output clk, output rst);...

WebPack - brak automatycznego generowania sygnału zegarowego w symulacji

Nie wiem jak teraz ale dawniej trzeba było ModelSima sciągać osobno. Powinien być dostępny ze stron Xilinxa, darmowa jest wersja Xilinx ModelSim III Starter. Po zainstalowaniu trzeba podać w ISE scieżkę do niego. Robisz to w zakładce: Edit-Preferences-ISE General-Integrated Tools. Możesz też w projekcie zmienić symulator na wbudowany w ISE. Robisz to...

Kompedium wiedzy na temat CPLD/FPGA

Witam!!! Na wstępie proszę abyście nic nie dopisywali żadnych odpowiedzi do tego tematu. Jak chcesz coś dodać od siebie to proszę o informacje na priva. Dokleję i poinformuje co kto dodał o ile ta informacja będzie coś wnosiła do tego kompendium. Chce wprowadzić taki zabieg aby czytelnicy nie wertowali tego posta co kto dodał. To ma ktoś otworzyć i...

Kurs FPGA Lattice MachXO2 w języku Verilog: publikacja w Elektronice Praktycznej i na GitHubie

Chciałbym zaprosić wszystkich zainteresowanych do mojego kursu FPGA Lattice w języku Verilog. W kursie wykorzystujemy FPGA typu MachXO2 z uwagi na jego niską cenę, prostą do lutowania obudowę i duży potencjał w wykorzystaniu na potrzeby hobbystycznych projektów. Kurs jest publikowany w Elektronice Praktycznej, a także dostępny jest na stronie ep.com.pl....

Xilinx ISE Design Suite - Błędne wyniki testbench licznika do 3

Programik ten ma za zadanie zliczać ile razy na wejściu był sygnał/.../ a jeżeli doliczy do stanu 11 ma na wyjściu podać sygnał wysoki przyjrzales sie ostrzezeniom kompilatora? moim zdaniem ten kod w ogole nie powinien sie skompilowac, a jesli udalo sie, zastanawiam sie jak kompilator to zrozumial; always (at) (negedge WE_licz) if (!WE_licz) jest to...

Podstawy związane z FPGA... (środowisko + literatura).

1. Czy np. na Altere można pisać programy w języku wysokiego poziomu (jak C++ czy Python) i później to jakoś przekonwertować na VHDL? Czy w grę wchodzi tylko VHDL (oraz Verilog i podobne)? Nie da się połączyć w taki sposób języka do programowania współbieżnego z językiem do programowania sekwencyjnego. Nie wiem czy można tak radykalnie odpowiedzieć...

[Verilog] Modyfikacja kodu skaler HQ2X - zdalna pomoc w przeróbce dla projektu FPGA

Witam, Potrzebuję zmodyfikować kod upskalera obrazu 2x, a dokładnie HQ2X zastosowanego w kopii konsoli NES opartej o układ FPGA. Kod jest dostępny tutaj: https://github.com/strigeus/fpganes/blob... Kod ma być zastosowany w zupełnie innym projekcie niezwiązanym z konsolą NES i dlatego potrzebuję go dostosować do własnych potrzeb. Aby go...

Quartus - jak ustawić początkowe stany przerzutników D w Verilog?

w jaki sposób mogę w designerze ustalić jakie wartości na wyjściach mają mieć przerzutniki na początku działania układu? Przydałby się sygnał reset. Przykłady np. tu: http://www.interfacebus.com/Design_VHDL.... Pzdr TWl

Jak przekazywać wartości między modułami w Verilog? Analizator Stanów Logicznych

Jeśli to ma być struktura syntezowalna to nie może być tam polecenia initial. Ogólnie wartości początkowe możesz ustawiać asynchronicznym resetem. Proces wówczas powinien tak wyglądać: always (at)(posedge clk or negedge rst) //reakcja na narastające zbocze begin //zegara lub niski stan rst if (~rst) licznik = 16'b0; else begin licznik...

[verilog] [Verilog] Jak użyć if w bloku specify do sprawdzenia czasu sygnału CS?

Witam, Potrzebuje instrukcji która wykona coś takiego: [syntax=verilog]specify if (Zapis) $width(posedge CS, tcshw); endspecify[/syntax] Czyli instrukcji ktora sprawdzi czy sygnał CS trwał minimum czas tcshw, ale zrobi to tylko jeśli linia Zapis jest w stanie wysokim. Powyższa instrukcja oczywiście nie działa. Ma ktoś jakiś pomysł jak to zrobić?

FPGA/CPLD Rozbieżność między symulacją a pracującym układem

Cóż, oczywiście myślę, że poprawna jest moja wersja. I potwierdzają to podesłane później linki. Wydaje mi się także, że Twój sposób rozumowania wynika z utożsamiania listy czułości procesu i bloku always z verilog'a. Więc chyba każdy z nas pozostanie przy swoim. A głupi automat rozumie nas obu ;-) https://obrazki.elektroda.pl/8988222100_...

Przesunięcie sygnału o 90 stopni w DSP Quartus dla 0-100 Hz

W Matlabie można zaprojektować odpowiedni filtr (HDL Coder napisze go za nas w VHDLu lub Verilogu). Im wyższy rząd filtru tym bardziej płaska charakterystyka amplitudowa. Oczywiście można poddać taki filtr symulacji. Nie wiem jak obliczeniowo poradzi sobie FPGA z filtrem Hilberta wyższego rzędu (nie znam się) ale można spróbować. W załączniku kilka...

Jak napisać blok opóźniający w Verilog dla PSoC/FPGA?

Dzięki za pomoc ale problem rozwiązałem zupełnie inaczej. Blok ten był mi potrzebny do generowania sygnałów sterujących dla tranzystorów w mostku. Polegać to miało na tym że przychodził PWM z zewnątrz i na bazie jego wygenerować 2 sygnały dla tranzystorów wraz z deadtime . I właśnie ten blok miał realizować deadtime. Jednak wadą było że potrzebowałem...

machxo2/verilog - nie działają połączenia wire między licznikami - początkujący

:) Takie oczywiste oczywistości oczywiście przemyślałem - na wyprowadzenie m_clk podawany jest sygnał z generatora sterowanego komputerowo o częstotliwości 2Hz i wypełnieniu 50% - taki banał od jednego dnia bym zauważył, poza tym wtedy powiedziałbym też, że wersja w której 2 liczniki działają równolegle też nie działa ;)