modelsim licznik

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

Twój opis jest NIESYNTEZOWALNY , zastanów się dokładniej nam takim czymś: always wykonują się współbieżnie względem siebie, i do tego mają dostęp (zapis), do tego samego reg ! Unikaj takich rzeczy na przyszłość... Zamień to na jeden blok, nawet jak w symulacji Ci pójdzie, na pewno nie przejdzie syntezy. Dobra, widać po poniższej linijce, że nie masz...

Jak zrealizować konwerter z 4 liczników mod 10 na 4 wyświetlacze 7-segmentowe?

Chodzi mi aby to zasymulować. ModelSim albo manual/help quartusa ... OK, masz tu skrocona instrukcja symulatora quartusa: klikasz ikonke z biala kartka "New" w oknie ktore sie pojawi zakladka "Other Files" i z listy wybierasz Vector Waveform File; w lewym polu pod "Name" dwuklik mysza i w oknie ktore wyskoczylo guzik: "Node Finder" w kolejnym oknie...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Symulacja czasowa w Active HDL 7.1 sp1.23 - 'X' na sygnałach podczas resetu układu

To wlasciwie jest odpowiedz a nie pytanie, wiec pewnie do tej pory sam rozwiazales ten problem. Na wypadek gdyby kto inny tez mial taki problem: rozmiary bibliotek w katalogu ise i active są takie same "simprim" O ile nie robisz symulacji po Place&Route to powinna Cie interesowac raczej biblioteka UNISIM. Różnice w symulacjach Modelsim i Active hdl...

Jak uruchomić licznik modulo 10 w ModelSim z przerzutnikami JK?

Przeniosłem z: "Początkujący Serwisanci"

Jak zaprojektować i zasymulować 16-bitowy licznik dla PicoBlaze w Xilinx?

1) zaprojektowaniu sprzętowego modułu licznika 16-bitowego dla procesora PicoBlaze: - licznik ma być konfigurowalny - do jakiej wartości zliczać - po zliczeniu do zadanej wartości powinno następować zgłoszenie przerwania - można skonfigurować licznik aby po zliczeniu i zgłoszeniu przerwania automatycznie się restartował lub zatrzymywał - licznik można...

Licznik VHDL: zliczanie do 100, przesuwanie jedynki, losowe wartości wyjścia

ModelSim na to ;) : ** Error: (vsim-3601) Iteration limit reached at time 0 ps A wyjaśnienie na stronie Xilinx'a: http://www.xilinx.com/support/answers/19... Nadal myślę, że to nie problem nadania wartości początkowej, tylko sposobu w jaki następuje przypisanie współbieżne. Pozdrawiam Łukasz

WebPack - brak automatycznego generowania sygnału zegarowego w symulacji

Witam udało mi się dzisiaj uruchomić bezbłędnie ModelSima, wystarczy robić wszystko krok po kroku jak we wbudowanym ISE Symulator ( dla pliku źródłowego - Wave- Test Bench) jedynie w projekcie tzreba zmienić symulator z Wbudowanego na ModelSima i mi tak ruszyło bezbłędnie. Uwaga dla niewtajemniczonych - ja się dałem bardzo łatwo nabrać >> trzeba zmienić...

Spartan-6 Atlys XC6SLX45 - Prosty układ sekwencyjny - licznik impulsów zegara

Witam. Korzystam z układu programowalnego Atlys XC6SLX45 CSG324C. Mam problem z implementacją układu, który co takt zegara inkrementuje zawartość elementu pamiętającego i wysyła ją na port wyjścia. Podczas symulacji w programie ModelSim (ze środowiska ISE Webpack) otrzymuje prawidłowe wyniki, ale po implementacji w układzie Atlys, na jego diodach pojawiają...

ModelSim - jak ograniczyć zakres wartości do rzeczywistych bez sygnałów 'X'?

Gwoli sprecyzowania rozważań: LIBRARY IEEE; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; ENTITY SampleCounter IS PORT (sample_clk : IN STD_LOGIC; reset : IN STD_LOGIC; CntEN : IN STD_LOGIC:='1'; sample_int : OUT STD_LOGIC ); END ENTITY SampleCounter; ARCHITECTURE SampleCounter_arch...

Wybór starter kit CPLD Xilinx: AVT czy Kamami? Który lepszy dla początkującego?

Dzięki za odpowiedź. Soft już ściągnąłem. Brakuje mi co prawda jakiegoś symulatora ale pewnie po prostu go jeszcze nie znalazłem. http://obrazki.elektroda.pl/7587007800_1... Potrzebny Ci jest testbench, czyli zwykły plik *.v (verilog) czy *.vhd (VHDL) z sygnałami pobudzającymi Twój układ. Następnie zaznaczasz tb i kilkasz Check Syntax...

Dlaczego układ w ISE nie działa mimo poprawnej analizy czasowej?

no dobra może nie w ISE, bo używam ModelSim'a :) zrobiles symulacje funkcjonalna RTL i bylo ok ? jesli symulacja funkcjonalna jest w porzadku, zrobiłem dokładnie tak: - napisałem kod w vhdlu - syntezator w ISE znał że jest OK - wrzuciłem opis behawioralny do ModelSim'a i było ok (oczywiście nie od razu) - zrobiłem translacje, mapowanie i routing - zacząłem...

VHDL: Jak usunąć błąd SHARED variables are not supported for synthesis?

/.../DO 16 STYCZNIA MAM TO WYDRUKOWAC/.../ w takiej sytuacji powinienes sie zastanawiac, jak dostac przedluzenie oddania pracy, o miesiac co najmniej; mimo ze slabo znam vhdl, to mam pare uwag - niestety te uwagi nie pomoga Ci zdazyc z tym projektem przed 16 stycznia function vec2int(licz : std_logic_vector) return integer is variable RESULT:...

Edycja przebiegow w Modelsim altera starter edition

Próbuję przesymulować dziąłanie kawałka kodu w VHDLu za pomocą ModelSim od Altery (wersja 11.1sp2). Jeśli chce dodać jakiś waveform to klikam w oknie 'Objects' prawym klawiszem w sygnal i dalej "Create wave"; wyskakuje okienko gdzie moge dodac zegar, przebiegi losowe, licznik, ew. sekwencje cyklicznie odtwarzane. Ale chcialbym wygenerowac np. gdzies...

[FPGA][ALTERA] Symulacja ModelSim nie chce zadziałać (megafunkcje)

Używam tego (dopiero zaczynam wykorzystywać ModelSim): https://obrazki.elektroda.pl/6829591700_... Powinienem to tak odpalić jeżeli chcę uruchomić test DEKOER_LDPC_testbench ? Jeżeli tak to pokazuje mi błędy: [syntax=verilog]vsim -L altera_mf_ver -L rtl_work DEKODER_LDPC_testbench # vsim -L altera_mf_ver -L rtl_work DEKODER_LDPC_testbench...

[ActiveHDL] - Projekt realizujący sterowanie sygnalizacją świetlną

tzn. ja bym na "dzień dobry" ustalił jakąś tam minimalną rozdzielczość czasową, potem pod to zrobił preskaler. Powiedzmy, że mamy "jednostkowy okres" na poziomie jednej sekundy. To teraz np.: czerwone 5 sek. czerwone + żółte 3 zielone 10 i tak w kółko to wyjdzie 13 stanów. Ew. trzy stany + wewnętrzne liczniki czy "podmaszyny stanów" [sub-states, tak...

[VHDL] Jak zasymulować kod w ISE 11.1 bez Waveform test bench?

Witaj. To co piszesz wydaje się normalne że nie możesz przesymulować. Pewnie clocka nie masz i innych sygnałów. W tym miejscu proponowałbym Ci abyś doinstalował sobie modelsima xe (tylko dla układów firmy xilinx). W poprzednich wersjach było tak, że tworzyłeś sobie plik *.tbw i ustawiałeś clocka itd. w nowej wersji jest inaczej tworzysz sobie plik test...

Jak zaimplementować licznik taktów w maszynie stanów VHDL dla napisu PKO?

witam ! Moja propozycja jest taka library IEEE; use IEEE.std_logic_1164.all; use ieee.std_logic_unsigned.all; use IEEE.STD_LOGIC_ARITH.All; entity System_PKO is port ( R : in std_logic; clock : in std_logic; reset : in std_logic; wy : out std_logic_vector( 2 downto 0) ); end System_PKO; architecture sys_arch of System_PKO...

Schemat pinout licznika 912 w Volvo S60 pod UPA USB

Marka:VOLVO Model:S60 Chassis (płyta lub główne podzespoły): Inne (uwagi): PINOUT SCHEMAT LICZNIKA 912 S60 POD UPA USB

Szukam pliku WSAD do licznika Volvo S60 2003 - EEPROM i Flash

Marka:volvo Model:s60 Chassis (płyta lub główne podzespoły): Matryca/Panel (jeśli występuje): Inne (uwagi):Plik do licznika volvo s60 eeprom i flash