quartus modelsim

symulacja układów asynchronicznych- ModelSim i Quartus

w jaki sposób uniknąć propagacji X'ow/.../ jedyne co mi sie udalo znalezc, to ustawienie: Settings -> EDA Tool Setting -> Simulation po prawej wybierz Modelsim, klik na 'More Settings' i tam jest opcja: 'Disable setup and hold...' pelna nazwa sugeruje jednak, ze opcja ta dotyczy jedynie input pins, nie wszystkich przerzutnikow; czy da sie to wylaczyc...

ModelSim Altera – licencja, aktywacja i uruchomienie z licencją Quartusa

tak wyglada moja licencja: FEATURE quartus_lite alterad 2008.11 15-nov-2008 uncounted \ A991A90614F1 HOSTID=001617a3a4f7 SIGN="0704 9571 4EC1 532D \ FEC4 44A7 D69B 064E 61D9 BAAF 9C49 02D4 8CCF BCA4 ECC1 0402 \ F13B ABD4 359A D25B 9B03 CD44 CDE8 D1F9 E2BA 2EFE C134 85F3 \ 6FE5 B767" INCREMENT alteramtiwe mgcld 2008.11 15-nov-2008 uncounted \ DD68CA55C0CAECFCA11C...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

[VHDL] Symulacja układu w wykorzystaniem zewnętrznych modeli

Symulację robisz w symulatorze. Do Quartusa dołączony jest Modelsim, bardzo dobry symulator który radzi sobie z kodem syntezowalnym jak i nie. Robisz test bench który zawiera Twój projekt oraz model pamięci oraz coś co wymusza na szynie z uC stany - wszystko połączone sygnałami. Quartus wywołuje Modelsim ze skryptów, które przygotowują srodowisko (biblioteki...

FPGA na początek, kilka pytań od "zielonego"

VHDL mi się osobiście nie podoba, ja nie cierpie vhdl, choc musze z nim pracowac, verilog jest znacznie bardziej 'user-friendly'; Modelsim był pobierany razem z quartusem w wersji 13sp1, modele tzw. 'primitives' powinny byc: <install_dir>\quartus\eda\sim_lib\ to po prostu pliki *.vhd i *.v 'na oko' bedziesz potrzebowal skompilowac 220model.v,...

Czy Quartus 9.0 i ModelSim Altery działają na Windows 7?

Czy ktoś już testował czy najnowszy Quartus i ModelSim od Altery działają pod Windowsem 7?

Jak przetestować procesor w Quartus II v.10.0 SP1 Student Edition?

Ostatnia wersja, która posiadała wewnętrzny symulator skończyła się na 9.2 (chyba). Od wersji v10 Quartus używa zewnętrznych narzędzi do symulacji (ModelSim). Jeżeli zależy ci na starym symulatorze, to polecam wersje 9.2 i niższe.

Quartus Jak włączyć symulacje i dodać sygnały.

w duzym skrocie: quartus do wersji 10 file -> new -> 'Vector Wavefile' potem w prawym polu 'Name' 2xclick, pojawi sie okienko, click na 'Node Finder' i mozesz dodac I/O + dowolne sygnaly wewnetrzne, po dodaniu, za pomoca ikonek w oknie waveform mozesz 'narysowac' przebiegi wejsc; quartus wszystkie wersje musisz miec zainstalowane modelsim lub questasim...

Czy zmiana kolejności instrukcji sekwencyjnych w automacie SRAM pomoże?

<< zlootawy >> zapominalem o jeszcze jednej opcji, byc moze najporeczniejszej i najbardziej wiarygodnej; otoz quartus mozna poprosic "]/.../potraktowałem to jako komplement/.../ slusznie, zgodnie z zamierzeniem piszacego :) J.A

ALTERA Cyclone III - Karta graficzna - nakładanie się danych do zapisu z danymi

jaką sugerujesz zmianę /.../ jesli chodzi o sam automat, ktory 'przelacza' odczyt i zapis, to zrobilbym to jakos tak: [syntax=verilog] module sram_read_write #( parameter ADR_W = 9, DAT_W = 8 ) ( input clk, input rst_n, input mcu_wr, input [ADR_W-1:0] mcu_adr, input [DAT_W-1:0] mcu_data, output reg [ADR_W-1:0] sram_adr, inout [DAT_W-1:0] sram_data,...

Emulator lub symulator Altera Cyclone IV kompatybilny z Quartus II – jak testować projekty?

Poczytaj o ModelSim. Do wersji Quartusa II 9.0 był wbudowany bardzo dobry symulator i na nim można testować to co się stworzy w edytorze, ale takich bajerów jak przyciski czy wyświetlacze to on nie ma są tylko przebiegi schodkowe.

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Dopiero się uczę/.../dlatego zadaję dużo pytań. jasne, po to jest elektroda ; Jeżeli dobrze zrozumiałem to: Przypisania blokujące powodują/.../ ok, Logiczne jest to, że chcę sprawdzać tą zmienną moze nie rozumiem pytania, chodzi ci o to, ze przypisujesz jakas funkcje logiczna? to nie ma zadnego znaczenia, wazna jest deklaracja jako reg, w bloku always...

Jak zrealizować konwerter z 4 liczników mod 10 na 4 wyświetlacze 7-segmentowe?

Chodzi mi aby to zasymulować. ModelSim albo manual/help quartusa ... OK, masz tu skrocona instrukcja symulatora quartusa: klikasz ikonke z biala kartka "New" w oknie ktore sie pojawi zakladka "Other Files" i z listy wybierasz Vector Waveform File; w lewym polu pod "Name" dwuklik mysza i w oknie ktore wyskoczylo guzik: "Node Finder" w kolejnym oknie...

Jak ustawić ścieżkę biblioteki przy instalacji Modelsim Altera Starter Edition?

Witam, Pobrałem ostatnio Quartusa II 11sp2 ze strony Altery oraz Modelsim altera starter edition. Quartus zainstalował się bez problemów natomiast Modelsim przy instalacji chce abym wskazał sciezke biblioteki instalacyjnej. Domyślam się ze musze dodac jakąś zmienną srodowiskową tylko nie wiem jaką? Orientuje sie ktoś co to za scieżka?

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

rozumiem, że lepiej zrobić to w bloku always, np tak nie, nie o to chodzi; rzecz w tym, by specjalny sygnal, jakim jest zegar nie bramkowac, nie uzywac w logice, chyba ze ma sie ku temu dobry powod i wie sie, co co sie robi; chodzi o to, by zegar docieral do wszystkich zatrzaskow w tym samym momencie, kazda logika wprowadza dodatkowe roznice w propagacji...

Altera DE2 Cyclone II - Zegar na wyświetlacz siedmiosegmentowy, Quartus II

Witam serdecznie, Z góry przepraszam jeżeli popełniłem jakiś błąd w zamieszczaniu tematu, ale starałem się poprawnie. Potrzebuję pilnej pomocy w napisaniu prostego ZEGARA na wyświetlacz siedmiosegmentowy. Z możliwością zmiany godziny i minuty (w najprostszy sposób). Jestem studentem pierwszego roku Informatyki i szczerze powiedziawszy po garstce zajęć...

VHDL - PWM przy zboczu opadajacym - kod do weryfikacji

Polecam sprawdzić działanie kodu w jakimś symulatorze np. ModelSim (dodawany do Quartusa II Altery) albo ISIM (w pakiecie Xilinxa) Kod wygląda na poprawny (tyle że ma dwa sygnały "zegarowe"). Przy takim małym projekcie to nie ma tak dużego znaczenia, ale lepiej oszczędzać linie zegarowe w układzie FPGA (bo jak będziesz robił jakiś większy projekt -...

Symulacja czasowa i odczyt maksymalnej częstotliwości w Quartus II

Od wersji 11.0 nie ma wbudowanego symulatora, trzeba dograć dodatkowe oprogramowanie, np: - ModelSim-Altera (ciężki i raczej nieporęczny) - Altera U.P. Simulator (osobiście używam i chwale sobie) W starszych wersjach Quartusa był wbudowany symulator, używałem kiedyś wersji 9.0 i też bardzo sobie chwaliłem (chyba najlepiej z tego wszystkiego to działało)

[Verilog][Modelsim] - Nie inicjalizuje zmiennych i nie propaguje sygnału

Witam Uczę się Veriloga, środowisko Altera Quartus II 13.1 wraz z Modelsim-Altera 10.1, mam problem z symulacją. Próbuję napisać generator sygnału VGA. Na początku mam dany sygnał 50MHz i chcę go dzielić na dwa otrzymując 25MHz: (fragment kodu z laboratoriów mojego wykładowcy) http://obrazki.elektroda.pl/3648728400_1... Obszedłem problem...

Jak przesymulować Deserializer LVDS z input_n i input_p w ModelSim?

Witam, mam do Was następujące pytanie: za pomocą MegaWizarda wygenerowałem Deserializer LVDS (lvds_rx) i umieściłem go w projekcie. Teraz chcę przesymulować wygenerowany deserializer w ModelSimie tylko, że w wygenerowanym przez Quartusa pliku *.vho nie ma wejścia "input" tylko input_n i input_p. Jak to teraz przesymulować? Pozdrawiam, Krzysiek

[FPGA][ALTERA] Symulacja ModelSim nie chce zadziałać (megafunkcje)

Używam tego (dopiero zaczynam wykorzystywać ModelSim): https://obrazki.elektroda.pl/6829591700_... Powinienem to tak odpalić jeżeli chcę uruchomić test DEKOER_LDPC_testbench ? Jeżeli tak to pokazuje mi błędy: [syntax=verilog]vsim -L altera_mf_ver -L rtl_work DEKODER_LDPC_testbench # vsim -L altera_mf_ver -L rtl_work DEKODER_LDPC_testbench...

Jak wyświetlić sygnały typu state type w ModelSim Altera?

Hej, Jestem nowym użytkownikiem forum. Mam pewien problem i mam nadzieję, że ktoś z forumowiczów będzie w stanie mi pomóc. Problem polega na tym, że napisałem pewien automat stanów w języku VHDL, następnie napisałem również testbench w celu sprawdzenia poprawności jego działania. W Quartus II używam polecenia Tools -> Run EDA Simulation Tool -> EDA...

Jak uzyskać zegar 3Hz z 50MHz z wypełnieniem 90% w Verilog?

twoj kod nie przejdzie syntezy, uruchom quartusa i przeczytaj komunikaty o bledach; fpga to nie procesor; taka przykladowa wersja, nie dam glowy, ze nie ma jakiegos glupiego bledu, ale pokazuje jak zrobic to, czego oczekujesz: module tb(); reg reset, CE, clk; wire Q; initial begin reset = 1'b1; CE = 1'b1; #100 reset = 1'b0; end initial begin...

Błąd 127 przy 'make vsim' w grlib-gpl-1.1.0-b4104/leon3-altera-ep1c20

Czy Kolega ma zainstalowanego modelsima (a jeśli tak, czy katalog modelsim/bin jest w zmiennej PATH)? fakt nie mam, dziekuje za wskazowke - pomogla szybciej zorientowac sie w metodologii korzystania z grliba. teraz robie 'make quartus' ;-) przepraszam za to kiepskie pytanie ale zaczolem tydzien temu. przebijam sie przez soft xilinx'a, altery i lattice...

[FPGA][Verilog] Sterownik matrycy LCD - czy kod jest poprawny?

Nie musisz stosować konwertera. Wszystko możesz upchać do FPGA, generacja LVDS etc.. Jeden scalak mniej, ale troszkę więcej roboty :D Co do poprawności, wrzuć Sobie do jakiegoś symulatora. Jak używasz Quartus'a to do ModelSim'a. Sprawdź markerami czasy. Przelicznik na odpowiednie czasy i tak masz w datasheet matrycy. Albo nabrać troszkę skill'a w pisania...

Sprawdzanie poprawności kodu VHDL: Narzędzia i metody detekcji błędów

I błędem, którego nie wykrywa, jest przypisywanie wartości tego samego sygnału w dwóch miejscach programu, które potencjalnie mogą się wykonywać jednocześnie (a nawet są wyraźnie tak napisane, by wykonywały się jednocześnie). Jeśli program z takim błędem próbuje się skompilować do postaci ładowalnej do FPGA, to na jakimś etapie kompilacji zostanie...

Altera FLEX8000 EPF8636 - czy warto na początek z FPGA zamiast CPLD?

Znam akurat trochę Cyclone'y ale wypadłem nieco z obiegu bo siedzę ostatnio w sofcie... Jeśli chodzi o Quartusa to jak dla mnie alterowe środowisko wypada lepiej od Xilinxa, jest bardziej uporządkowane i spójne, dokumentacja też jakby bardziej czytelna. No i Altera daje chyba najbardziej profi symulator jakim jest ModelSim od Mentora. Ponadto ich softprocesor...

[C++11][Cortex-M3/M4] - distortos - obiektowy RTOS dla mikrokontrolerów w C++

Może ktoś na elektrodzie będzie miał jakąś dobrą propozycję - https://softwarerecs.stackexchange.com/q... Nie wiem czy istnieje jakakolwiek alternatywa do ccmake czy do cmake-gui. CMake to własny język skryptowy, dość prosty i przy okazji dość potężny. Punkt 6 można...

FPGA/CPLD Rozbieżność między symulacją a pracującym układem

Przypisanie do tmp jest wewnątrz procesu bo tak było w tutorialu który czytałem. Jak wyrzucę to poza proces to wszystko jest w porządku tj. symulacja pokrywa się z pracą układu. Co do symulacji to raczej jest behavioral. Nie jestem pewien, bo wczoraj pierwszy raz instalowałem ISE Webpack Xilinxa, dodałem testbench i po prostu kliknąłem 'run simulation'....

Verilog lub VHDL - programator, soft, od czego rozpoczać dla CPLD

Jeśli chodzi o ModelSim to Mentor ma jakąś 30 dniową wersję by potestować, ale najlepiej użyć środowiska Altery, w której jest specjalna wersja Model Sim nie ograniczona czasowo, a chyba ilością linii kodu jeśli dobrze pamiętam. W każdym razie nawet w średnio zaawansowanych programach nie poczujesz tych ograniczeń. Korzystałem zarówno z Vivado, ISE...

Oprogramowanie do projektowania układów elektronicznych

Oprogramowanie do projektowania układów elektronicznych Niniejszy artykuł jest próbą wprowadzenia do wspaniałego świata programów do projektowania układów elektronicznych. Do utworzenia tej listy wziąłem pod uwagę wiele kryteriów. Są tutaj programy darmowe i komercyjne, shareware, a większość z nich dotyczy jakości oprogramowania, przyjazności użytkownikowi,...

Wszystko o układach programowalnych... podstawowe informacje

Polecam zainstalować wraz z ISE symulator ModelSimXE bo ten wbudowany w ISE jest po prostu słabszy (ja miałem z nim różne przygody i po 2 razach zostawiłem na rzecz ModelSima). Wyżej są opinie o wyższości Quartusa nad ISE Xilinxa. Ja wolę ISE bo komunikaty o błędach potrafię zrozumieć w przeciwieństwie do niektórych komunikatów Quartusa. Do tego słyszałem...

Generator liczb pseudolosowych VHDL - błędy w schemacie przerzutników

Uwagi techniczne: - nie stosuj std_logic_arith tylko numeric_std - zsyntezuj sobie ten kod w Quartusie, czy Modelsimie i zobacz jak zamieni to na bramki syntezer.

VHDL: Jak usunąć błąd SHARED variables are not supported for synthesis?

/.../DO 16 STYCZNIA MAM TO WYDRUKOWAC/.../ w takiej sytuacji powinienes sie zastanawiac, jak dostac przedluzenie oddania pracy, o miesiac co najmniej; mimo ze slabo znam vhdl, to mam pare uwag - niestety te uwagi nie pomoga Ci zdazyc z tym projektem przed 16 stycznia function vec2int(licz : std_logic_vector) return integer is variable RESULT:...

ModelSim - jak ograniczyć zakres wartości do rzeczywistych bez sygnałów 'X'?

Gwoli sprecyzowania rozważań: Używam QuartusII do kompilacji kodu VHDL, układem docelowym jest CycloneII(FPGA). Kompiluję następujący kod, który opisuje prosty licznik użyty w odbiorniku UART: LIBRARY IEEE; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; ENTITY SampleCounter IS PORT (sample_clk : IN...

układy programowalne w vhdl - jaki system projektowy

Witaj! Dość jednostronnie będę Ci polecać Active-HDL. Ma fantastyczny support do WSZYSTKICH ważnch narzędzi syntezująco implementujacych (również fizycznej iplementacji - Physical synthesis ale to chyba do Asic-ów): Libero, Quartus , ISE, Synplify i inne. Wsparcie jest tak dobre, że wspomnianych programów nie trzeba ręcznie uruchamiać. "Nauka" innych...

Jak uruchomić symulację gate-level w ModelSim z Quartus 10?

Witam! Jak to zrobić aby z poziomu quartusa wywołać symulator modelsim, by wykonał symulację? mam 2 takie kody: dla testbench module simulation(); reg clock1; reg clock2; wire C_w; test UUT(.A(clock1), .B(clock2), .C(C_w)); initial begin clock1 = 0; clock2 = 0; end always #70 clock1 <= ~clock1; always #105...

[Sprzedam] Atmel AT91CAP9A-STK w tym Altera Stratix II EP2S15F484C4N FPGA

Zestaw starter kit Atmel AT91CAP9A-STK w tym Altera Stratix II EP2S15F484C4N FPGA W pakiecie takze CD Altera Complete Design Suite (QuartusII Design Software, MegaCore IP Library, Nios II Embedded Design Suite, ModelSim Altera Edition) + CD Atmela Nowa cena ~750USD, Sprzedam za 450Zl http://obrazki.elektroda.pl/3048367200_1... Kontakt...

[Praca] Oferta pracy - Projektant HDL&#8208;/FPGA

Dla naszego Klienta – niemieckiego koncernu zajmującego się nowoczesnymi rozwiązaniami w obszarze oprogramowania i elektroniki poszukujemy kandydatów na stanowisko: Projektanta HDL‐/FPGA Miejsce pracy: Bawaria, Niemcy Zakres obowiązków: - opracowywanie wymagań specyfikacyjnych wspólnie z klientami firmy - przygotowywanie i projektowanie...