modelsim symulacja

[FPGA][ALTERA] Symulacja ModelSim nie chce zadziałać (megafunkcje)

Brakuje biblioteki altera_mf_ver. Jak odpalasz przez vsim, to dodaj parametr "-L altera_mf_ver" Na przykład: vsim -L altera_mf_ver -L work top

[VHDL] Symulacja w Modelsim w trybie txt - odczyt sygnału

W Riviera-PRO jest taka komenda jak: drivers <signal_name> która wypisuje wartość driver'a danego sygnału. Prawdopodobnie w Modelismie powinno być to samo.

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Symulacja VHDL dla PicoBlaze na Spartan 3E - błędy w Modelsim przez Xilinx ISE

Rozkładam ręce dałem ci dwa gotowce... w których jest to zrobione ... po drugie masz punkty na na twoich plikach założone ... Więc sorry mistrzu ja nie wiem jak ci mam pomóc jak masz dwa gotowe programy z inicjalizacja i nie potrafisz sobie z tym poradzić jestem bezradny... Powiem tak jak chcesz mogę ci sprzedać książkę tam jest wszystko opisane po...

Symulacja czasowa w Active HDL 7.1 sp1.23 - 'X' na sygnałach podczas resetu układu

To wlasciwie jest odpowiedz a nie pytanie, wiec pewnie do tej pory sam rozwiazales ten problem. Na wypadek gdyby kto inny tez mial taki problem: rozmiary bibliotek w katalogu ise i active są takie same "simprim" O ile nie robisz symulacji po Place&Route to powinna Cie interesowac raczej biblioteka UNISIM. Różnice w symulacjach Modelsim i Active hdl...

symulacja układów asynchronicznych- ModelSim i Quartus

Witam, w jaki sposób uniknąć propagacji X'ow w symulacji w ModelSim (wynikających ze złamania min. czasu setup lub hold). Dla Xilinxu znalazłem proste rozwiązanie z atrybutem ASYNC_REG, jak to zrobić dla Quartusa? Bez grzebania w pliku .SDF lub modelu przerzutnika, czy innych pokrętnych metod?

Symulacja w ModelSim układów z pojedynczych bloków - problem

Witam, ModelSim daje Ci podpowiedź: # ** Warning: (vsim-3473) Component 'x1' is not bound. wpisz w konsoli: verror 3473 a uzyskasz pełniejsze wyjaśnienie ;) Nie mam akurat pod ręką ModelSima, żeby podejrzeć komunikat, ale sprawdź czy sygnały w ENTITY i COMPONENT są takie same. Pozdrawiam, Apacz

Vivado - Jak ocenić możliwość symulacji FPGA w projekcie przetwarzania sygnałów?

Jest sprzęt zawierający FPGA, który ma przetwarzać jakieś sygnały, i trzeba sprawdzić, co źle działa w programie dla FPGA. Są możliwe dwa podejścia: albo symulacja FPGA w Vivado, albo podawać sprzętowo sygnały i sprawdzać odpowiedzi. Drugie wymaga odpowiedniego sprzętu, którego na razie nie mam (może w przyszłości będzie, ale może nieprędko). Co do...

WebPack ISE + ModelSim XE - szczegółowość symulacji

Od jakiegoś czasu bawię się tym zestawem programów. Dotychczas nie tworzyłem nic specjalnie skomplikowanego - dekodery, mierniki częstotliwości, transceiver RS232 itp. Zastanawia mnie jedno - na ile szczegółowa jest symulacja post place & route? Teoretycznie model do takiej symulacji składa się z podstawowych elementów (primitives), wraz z wprowadzanymi...

[VHDL] Symulacja układu w wykorzystaniem zewnętrznych modeli

Symulację robisz w symulatorze. Do Quartusa dołączony jest Modelsim, bardzo dobry symulator który radzi sobie z kodem syntezowalnym jak i nie. Robisz test bench który zawiera Twój projekt oraz model pamięci oraz coś co wymusza na szynie z uC stany - wszystko połączone sygnałami. Quartus wywołuje Modelsim ze skryptów, które przygotowują srodowisko (biblioteki...

FPGA na początek, kilka pytań od "zielonego"

W oczekiwaniu na blastera uczę się veriloga i udało mi się uruchomić symulację bardzo prostej (ale własnej) FSM. # Reading C:/altera/13.0sp1/modelsim_ase/tcl/vsim/... # do testfsm_run_msim_gate_verilog.do # if { Nie wiem czym jest to spowodowane, jakby brak odpowiednich bibliotek. Oczywiście cały proces syntezy oraz fittera przeszedł poprawnie....

Symulacja Post-Route, jak w jednym czasie mieć 2 modele?

Używam ISE i ModelSim XE. Chodzi mi o to że ISE na podstawie opisu generuje model (Post-Place & Route Simulation Model). Ten opis jest dostępny później na zakładce Post-Route Simulation. Ja go kopiuje i tworze nowy plik ("Module") i przypisuje do niego test-bench. Później symuluje. Cały ten zabieg potrzeby jest po to aby mieć dostępne na raz dwa...

Jak zdobyć plik licence.dat do ModelSim XE II 5.6a Starter?

ps.napisz jakie masz wrażenia z używania Modelsima, wg mnie tego softu nie da sie po prostu uzywać - po poznaniu Active'a czy Riviery żaden program nie jest już w stanie mnie przekonać. ;) sila modelsima nie jest GUI, zgadzam sie ze jest do bani. Ale jest to tzw "golden simulator" tzn ze mnostwo firm, ktore projektowalo asic-i za pomoca niego ukonczylo...

Symulacja czasowa w Activ-HDL 7.1sp2, ISE WebPack 8.2i sp2

Czesc, Jak uzywasz starszej wersji symulatora z nowsza wersja ISE (chodzi o to kiedy te softy na rynek weszly) to zazwyczaj jest tak, ze przekompilowane biblioteki na symulator nie beda kompilowane z wlasciwych zrodel od vendora fpga. Najlepiej jest przekompilowac je samemu. W Xilinxie sa w vhdl/src/. wez zrodla i skompiluj do biblioteki simprim i uzyj...

Jak zasymulować układ na Virtex II przy 100 MHz w ISE?

w modelsim symulujesz rtl, czy netliste p&r Sory za moje lamerstwo, ale troche nie zrozumialem... Pliki do symulacji dostarcza mi srodowisko EDK, ja tylko klikam "Wygeneruj pliki do symulacji". Cos tam sie podrodze kompiluje, ale to chyba nie jest synteza tylko wypelnienie bram programem i cos tam jeszcze. (z pamieci pisze teraz i nie pamietam) Prosilbym...

Jak odczytać stabilne położenie enkodera binarnego w VHDL?

System projektowy WebPACK 6.2 i symulator ModelSIM (Xilinx) Dodano po 32 :D coś sie udało , jest przypisanie do Q :D Dodano po 26 HURRA HURRA to działa :D Jeżeli wartość na D jest krócej niż dwa zbocza to wogóle nie jest przez układ zauważany i o to chodziło :D symulacja udana dzięki chłopaki !!!

Jak przekazywać sygnały między procesami w VHDL dla zegara jajek?

Czesc, Bis: W sumie jesli asembler jest "jezykiem opisu sprzetu" to ja mam taka malutka prosbe w sumie. Mam Athlona w moim kompie i on jest taki troszke wolny i pomyslalem sobie, ze moze moglbys mi podeslac jakis prosty kodzik w asemblerze, ktory skrocilby mi potok w procku do czegos normalnego i najlepiej jakby spowodowal ze instrukcje skokow wykonywaly...

Czy zmiana kolejności instrukcji sekwencyjnych w automacie SRAM pomoże?

<< zlootawy >> zapominalem o jeszcze jednej opcji, byc moze najporeczniejszej i najbardziej wiarygodnej; otoz quartus mozna poprosic "]/.../potraktowałem to jako komplement/.../ slusznie, zgodnie z zamierzeniem piszacego :) J.A

[Zlecę] Projekt VHDL (dość prosty)

Witam, Temat projektu: "Implementacja interfejsu UART (nadajnik) z 8 bitowym portem równoległym (symulacja)" Symulacja w ModelSim XE (Xilinx) Czas do końca Listopada... Więcej informacji poprzez e-mail bądź gg... Dziękuję z góry za pomoc... Pozdrawiam

VHDL: Zliczanie jedynek w 8-bitowym słowie, problem z symulacją ModelSim

Witam serdecznie, jak w temacie - chciałem napisać program w VHDL który zlicza ilośc 1 w słowie 8 bitowym, wynikiem jest 7bitowe słowo - które wrzucam na 7segmentówke i wyświetla mi sie cyferka... wg mnie powinno działać, w symulacji w modelSim nie działa. z góry dziękuje za wzselkie uwagi. Krzysztof KOD : library IEEE; use IEEE.std_logic_1164.all;...

ModelSim Altera: Jak uruchomić symulację VHDL dla układu szyfrującego?

być może wystarczy jak potem jeszcze zrobisz simulate->run->run (albo run-all)

Różnice między symulatorami ISIM a ModelSim MXE - funkcje i wydajność

Dzięki za informacje. Pytałem ponieważ mam problemy uruchomieniem symulacji w ModelSim MXE

Konfiguracja Xilinx ISE 7.1 z ModelSim XE III 6.0a - brak integracji symulatora

hmm... przyznam się że to bardzo ciekwe .. ja zawsze osobno używałem ise a osobno modelsim ... robiłem sobie symulacje w modelsimie potem robiłem implementacje w ise a wynik podpinałem znowu do modelsima nigdy nie łączyłem ich razem .. trzeba będzie spróbowac skoro mówisz że tak to u ciebie pracowało :D:idea:

Emulacja Altera DE2 z FPGA Cyclone II EP2C35F672C6 – dostępność symulatora VHDL

Próbowałem również ModelSim'a, jednak wszędzie symulacja jest tworzona na podstawie przebiegów, a chciałem się zorientować, czy ktoś wie coś na temat łopatologicznego symulatora/emulatora w stylu "klikam i zapala mi się dioda na rysunku płytki".

Jak przetestować procesor w Quartus II v.10.0 SP1 Student Edition?

Ostatnia wersja, która posiadała wewnętrzny symulator skończyła się na 9.2 (chyba). Od wersji v10 Quartus używa zewnętrznych narzędzi do symulacji (ModelSim). Jeżeli zależy ci na starym symulatorze, to polecam wersje 9.2 i niższe.

Błąd symulacji w Modelsim XE 6.4b przy użyciu Xilinx 11.3 na PC - brak work.test2

Sory że tak późno odpowiadam, ale załamałem się trochę z tym projektem. Mógłbyś mi podać swojego maila?

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

Zapewne dlatego to nie dzialalo, bo nie uzylem przypisania non blocking. skoro sam mowisz, ze dopiero zaczynasz z verilog/fpga, to pozwole sobie na kilka uwag; synteza nie dopuszcza always nalezy uzywac <= a nie = ; w przypadku tak prostego kodu jak Twoj, dla symulacji nie ma znaczenia, czy napiszesz przypisania jako blokujace, czy nie; czerwone...

WebPack - brak automatycznego generowania sygnału zegarowego w symulacji

Jakiej wersji webpack używasz? Chodzi ci o wbudowany symulator czy może zewnętrzny (modelsim)?

Spartan XC3S50AN - przetestowanie programu na fizycznym układzie

Niestety nie da się tego zrobić w symulatorze. Co się nie da, wszystko się da! Masz symulatorów od liku, od Isim po ModelSim wersji XE, symulacje behawioralne i po routowaniu, wszystko co wymarzysz. Testowanie systemowe, proszę, SystemC, a może jakiś AMS ? Nie ściemniać, podać o co chodzi.

Sygnały - opóźnienia (after, reject, interial, transport)

Witaj Jest tak wszyskich rozkazów co tu użyłeś w realnym układzie nie uświadczysz, ... after 5ns zrobi opóźnienie ale tylko i wyłącznie w symulacji, pozatym dobrze kombinujesz. Wiesz jak chesz sobie to sprawdzić dobrze to soft do symulacji np. modelsim ewentualnie isim w webpacki i wszystko będziesz wiedział. Pozdrawiam

Edycja przebiegow w Modelsim altera starter edition

Też polecam napisać testbench w dowolnym HDL, można mieszać między sobą Verilog <-> VHDL, jeśli komuś wygodnie napisać tb w Verilogu. Albo zaznajomić się z językiem skryptowym TCL i wymusić generację przebiegów, jak i całym procesem symulacji za pomocą poleceń ModelSim.

Jak dodać liczby zmiennoprzecinkowe w VHDL?

obawiam się, że na razie moja wiedza w temacie kompilacji bibliotek do ISE jest zbyt mała, żebym potrafił pomóc, na pewno w najbliższym czasie będziemy (ja i osoby z którym robię pracę inżynierską) je musieli skompilować pod ISE, więc jak się nam to uda to dam znać, póki co proponuję korzystać do symulacji z modelsim'a, a z syntezą poczekać, albo znaleźć...

[VHDL] Automat FSM - błąd w wykrywaniu sekwencji czterech 1 lub 0

Hmm, to że się kompiluje, albo syntezuje, oznacza jedynie że nie ma błędów formalnych związanych ze składnią albo z procesem syntezowania kodu, jednak poprawność funkcjonalna to zupełnie inna kwestia. Mam nadzieję, że przetestowałeś swój projekt w jakimś programie do symulacji, np. ModelSim.

FPGA/CPLD Rozbieżność między symulacją a pracującym układem

Przypisanie do tmp jest wewnątrz procesu bo tak było w tutorialu który czytałem. Jak wyrzucę to poza proces to wszystko jest w porządku tj. symulacja pokrywa się z pracą układu. Co do symulacji to raczej jest behavioral. Nie jestem pewien, bo wczoraj pierwszy raz instalowałem ISE Webpack Xilinxa, dodałem testbench i po prostu kliknąłem 'run simulation'....

ISE WebPack i problem z "dużymi" projektami

Niestety produkty Xilinx'a mają to do siebie, że nie są najlepiej napisane, dlatego na ogół w profesjonalnych zastosowaniach rzadko się ich używa, w symulacji króluje ModelSim, natomiast w syntezie Synplify i Precision, które dają dużo lepsze jej wyniki, ISE jest tylko wykorzystywane do wgrywania na sprzęt. Troche dziwne podejście prawda, ale sam Xilinx...

ModelSim - jak ograniczyć zakres wartości do rzeczywistych bez sygnałów 'X'?

Słusznie Wiele osób odradza taką praktykę lub wręcz zalicza do typowych pułapek przy kodowaniu w VHDL. O ile sygnałom które będą wyjściami przerzutników program robiący synteze może ustalić wartość inicjalną po włączeniu zasilania czy zaprogramowaniu układu o tyle w przypadku pozostałych ta informacja zostanie zignorowana (generując jedynie warnning)...

VHDL Generator VGA na Spartan - Jakie darmowe oprogramowanie do symulacji?

modelsim nie mogę zainstalować właśnie. A zależałoby mi żebym to miał na jutro...

Dlaczego układ w ISE nie działa mimo poprawnej analizy czasowej?

no dobra może nie w ISE, bo używam ModelSim'a :) zrobiles symulacje funkcjonalna RTL i bylo ok ? jesli symulacja funkcjonalna jest w porzadku, zrobiłem dokładnie tak: - napisałem kod w vhdlu - syntezator w ISE znał że jest OK - wrzuciłem opis behawioralny do ModelSim'a i było ok (oczywiście nie od razu) - zrobiłem translacje, mapowanie i routing - zacząłem...

Quartus Jak włączyć symulacje i dodać sygnały.

w duzym skrocie: quartus do wersji 10 file -> new -> 'Vector Wavefile' potem w prawym polu 'Name' 2xclick, pojawi sie okienko, click na 'Node Finder' i mozesz dodac I/O + dowolne sygnaly wewnetrzne, po dodaniu, za pomoca ikonek w oknie waveform mozesz 'narysowac' przebiegi wejsc; quartus wszystkie wersje musisz miec zainstalowane modelsim lub questasim...

Jak zaprojektować i zasymulować 16-bitowy licznik dla PicoBlaze w Xilinx?

1) zaprojektowaniu sprzętowego modułu licznika 16-bitowego dla procesora PicoBlaze: - licznik ma być konfigurowalny - do jakiej wartości zliczać - po zliczeniu do zadanej wartości powinno następować zgłoszenie przerwania - można skonfigurować licznik aby po zliczeniu i zgłoszeniu przerwania automatycznie się restartował lub zatrzymywał - licznik można...

Jak napisać sterownik PWM do LED w VHDL?

polecam ModelSim XE, ściągniesz go ze strony Xilinxa. ten program jest znacznie bardziej wyrafinowany jeśli chodzi o symulację, poza tym musisz wykazać trochę inwencji, do każdego z tych programów są tutoriale, które za rączkę cię poprowadzą.

Błąd Modelsim: Brak dostępności pakietu PKG_SRAM w bibliotece work

witam, stworzylem komponent, ktorego port wejsciowy jest mojego wlasnego typu. definicja typu jest w pakiecie w oddzielnym pliku. wyglada to tak: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; library UNISIM; use UNISIM.VComponents.all; use work.PKG_SRAM.all; ostatnia linijka to moj pakiet....

Błędy symulacji pamięci RAM z IP Coregen w Xilinx ISE - jak je rozwiązać?

Bug w ModelSim-ie, zmień na nowszy, albo dopisz wartości wszystkich generic-ów. http://www.xilinx.com/support/answers/24...

Jaki symulator VHDL do szyfru 3DES? Problemy z ModelSim i licencją

Witam, Mam pytanie do Państwa, od pewnego czasu szukam łatwego symulatora do VHDL-a. Chodzi mi o symulację szyfru 3Des napisanego właśnie w VHDL-u, czy ktoś z Państwa może mi coś ciekawego poradzić ? Program powinien umożliwić podawanie na wejście słów i chciałbym mieć możliwość obserwowania wyjścia, ponadto chciałbym ingerować w kod programu (w jego...

Symulacja czasowa i odczyt maksymalnej częstotliwości w Quartus II

Od wersji 11.0 nie ma wbudowanego symulatora, trzeba dograć dodatkowe oprogramowanie, np: - ModelSim-Altera (ciężki i raczej nieporęczny) - Altera U.P. Simulator (osobiście używam i chwale sobie) W starszych wersjach Quartusa był wbudowany symulator, używałem kiedyś wersji 9.0 i też bardzo sobie chwaliłem (chyba najlepiej z tego wszystkiego to działało)

Jak uzyskać zegar 3Hz z 50MHz z wypełnieniem 90% w Verilog?

twoj kod nie przejdzie syntezy, uruchom quartusa i przeczytaj komunikaty o bledach; fpga to nie procesor; taka przykladowa wersja, nie dam glowy, ze nie ma jakiegos glupiego bledu, ale pokazuje jak zrobic to, czego oczekujesz: module tb(); reg reset, CE, clk; wire Q; initial begin reset = 1'b1; CE = 1'b1; #100 reset = 1'b0; end initial begin...

ALTERA Cyclone III - Karta graficzna - nakładanie się danych do zapisu z danymi

jaką sugerujesz zmianę /.../ jesli chodzi o sam automat, ktory 'przelacza' odczyt i zapis, to zrobilbym to jakos tak: [syntax=verilog] module sram_read_write #( parameter ADR_W = 9, DAT_W = 8 ) ( input clk, input rst_n, input mcu_wr, input [ADR_W-1:0] mcu_adr, input [DAT_W-1:0] mcu_data, output reg [ADR_W-1:0] sram_adr, inout [DAT_W-1:0] sram_data,...

[FPGA] Minimalistyczne środowisko dla FPGA bez automatycznych przypisań pinów?

Musisz się poprostu przyzwyczaić do oprogramowania danego producenta układów FPGA i tyle. Sporo ludzi w tym kodzi więc, aż takie złe nie jest. Co do schematów, to są udogodnienia, bo inaczej musiałbyś tworzyć plik vhdla z opisem strukturalnym, wewnętrznymi sygnałami, jak co z czym jest połączone. A to włąsnie soft potrafi sam wygenerować - dla piszącego...

Wie ktoś jak można sprawdzić szybkość działania algorytmu.

No to zbiłeś mnie z tropu... To jest układ kombinacyjny (asynchroniczny). Jeśli chcesz zobaczyć jakie opóźnienia generuje z wejścia do wyjścia to musisz ściągnąć dodatkowy moduł wait for czas ns; ). Ustal transport/inertial opóźnienia bramek, i zmierz różnicę między wejściem i wyjściem za pomocą tych kursorów co wspominałem na początku. Te składnie...

Przenośny dwukanałowy oscyloskop cyfrowy na FPGA & ARM (max 250MSPS/kanał)

Jeśli chodzi o symulację części cyfrowej to dotyczy to tylko układu FPGA, a to jest narzędzie wbudowane w ISE i trzeba sobie napisać test-casy. I jest to zapewne Modelsim robiony przez Mentor Graphics. Ten symulator HDL (VHDL, Verilog i inne) jest rozpowszechniany przez Altere, Xilinksa, Actela razem z ich pakietami i bibliotekami symulujacymi makra...

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Dopiero się uczę/.../dlatego zadaję dużo pytań. jasne, po to jest elektroda ; Jeżeli dobrze zrozumiałem to: Przypisania blokujące powodują/.../ ok, Logiczne jest to, że chcę sprawdzać tą zmienną moze nie rozumiem pytania, chodzi ci o to, ze przypisujesz jakas funkcje logiczna? to nie ma zadnego znaczenia, wazna jest deklaracja jako reg, w bloku always...

Darmowe narzędzia do symulacji i debugowania VHDL na Xilinx ISE?

Witam, Polecam ModelSim, możesz go ściągnąć za darmo ze strony xilinxa. Sam go używam i jak dla mnie super, pewnie na samym początku będziesz miał problem z pisaniem TestBench, ale jak poszukasz w książkach do VHDL, to wszystkiego się dowiesz. Oczywiście ModelSim ładnie współpracuje z ISE. Kiedyś bawiłem się ActiveHDL, tam był zintegrowany symulator....

[Verilog][Modelsim] - Nie inicjalizuje zmiennych i nie propaguje sygnału

Witam Uczę się Veriloga, środowisko Altera Quartus II 13.1 wraz z Modelsim-Altera 10.1, mam problem z symulacją. Próbuję napisać generator sygnału VGA. Na początku mam dany sygnał 50MHz i chcę go dzielić na dwa otrzymując 25MHz: (fragment kodu z laboratoriów mojego wykładowcy) http://obrazki.elektroda.pl/3648728400_1... Obszedłem problem...

Sprawdzenie kodu VHDL dla Cyclone III - generowanie sygnału tim1*8

enable 'odwrocone' http://obrazki.elektroda.pl/7035146200_1... symulator w Q9.1 bardzo poreczny do szybkiego sprawdzenia koncepcji, nie nadaje sie do symulacji dluzszej niz 30-40us. [symuluje netliste po kompilacji, a nie 'czysty' kod RTL wiec musi wielokrotnie wiecej liczyc] warto zainwestowac nieco czasu i nauczyc sie symulatora Modelsim-Altera,...

Sprawdzanie poprawności kodu VHDL: Narzędzia i metody detekcji błędów

I błędem, którego nie wykrywa, jest przypisywanie wartości tego samego sygnału w dwóch miejscach programu, które potencjalnie mogą się wykonywać jednocześnie (a nawet są wyraźnie tak napisane, by wykonywały się jednocześnie). Jeśli program z takim błędem próbuje się skompilować do postaci ładowalnej do FPGA, to na jakimś etapie kompilacji zostanie...

Verilog czy VHDL? Czego używacie? Którego się nauczyć?

Czesc, Ujalbym to tak. Wszystko zalezy co chcesz robic, czy bawic sie symulacja czy od razu przejsc do syntezy i bawic sie hardware'm. Jak interesuje Cie symulacja, to zaczalbym od VHDL'a. Ten jezyk jest bardzo formalny, duzo "typow" i jak zaczniesz pisac w tym jezyku to symulator bedzie ciagle zglaszal bledy, ze jakis typ sie nie zgadza albo funkcja...

VHDL - PWM przy zboczu opadajacym - kod do weryfikacji

Polecam sprawdzić działanie kodu w jakimś symulatorze np. ModelSim (dodawany do Quartusa II Altery) albo ISIM (w pakiecie Xilinxa) Kod wygląda na poprawny (tyle że ma dwa sygnały "zegarowe"). Przy takim małym projekcie to nie ma tak dużego znaczenia, ale lepiej oszczędzać linie zegarowe w układzie FPGA (bo jak będziesz robił jakiś większy projekt -...

MCY7880 i układ mikroprocesorowy na polskich elementach

Jeśli chodzi o wydajność, to każdy STM32 będzie kilkadziesiąt razy szybszy od każdego zabytkowego procesora, że o PC czy Raspberry już nie wspomnę. Cel był bardzo konkretny - pobawić się i pooglądać/pokazać dydaktycznie na niskim poziomie pracę procesora - pobieranie i wykonanie instrukcji, stos, adresowanie pamięci, obsługę wyjątków - tego się nie...

Lattice Diamond - Problemy z kodem na FPGA LFE5U-12F, brak symulacji

Ten kawałek kodu ktory załączyłeś w pliku *.rar ma źle zrobioną synchronizację pomiędzy domenami. Do sygnału STROBE_old przypisujesz wartość z portu wejściowego STROBE a następnie sprawdzasz w warunku STROBE_old(1 downto 0) = "01". Tak się nie robi ze względu na metastabilności sygnałów. Każdy sygnał wejściowy musi zostać zsynchronizowany. elsif rising_edge(CLK_140MHz)...

Poprawny wewnętrzny Reset bez użycia pinu IO [VHDL].

Po power-up-ie następuje konfiguracja i ważne czy po zakończeniu konfiguracji będą zdefiniowane czy niezdefiniowane. mialem na mysli konfiguracje, 'power-up' = czas od wlaczenia zasilania do operatywnej FPGA; Może podaj ten fragment gdzie znalazłeś to info o power-up-ie. musialbym znalezc; z praktyki wynika, ze choc w manualu jest 'niezdefiniowane',...

VHDL: Jak poprawnie przypisać sygnały w architekturze pro1?

Witam, Mam taki kod: architecture pro1 of net is component S port ( wej : in std_logic_vector(0 to 3); wyj : out std_logic_vector(0 to 3) ); end component; signal wej : std_logic_vector(0 to 3); signal wyj : std_logic_vector(0 to 3); signal temp1 : std_logic; signal tmp : std_logic_vector(0...

Spartan-6 Atlys XC6SLX45 - Prosty układ sekwencyjny - licznik impulsów zegara

Witam. Korzystam z układu programowalnego Atlys XC6SLX45 CSG324C. Mam problem z implementacją układu, który co takt zegara inkrementuje zawartość elementu pamiętającego i wysyła ją na port wyjścia. Podczas symulacji w programie ModelSim (ze środowiska ISE Webpack) otrzymuje prawidłowe wyniki, ale po implementacji w układzie Atlys, na jego diodach pojawiają...

Altera FLEX8000 EPF8636 - czy warto na początek z FPGA zamiast CPLD?

Znam akurat trochę Cyclone'y ale wypadłem nieco z obiegu bo siedzę ostatnio w sofcie... Jeśli chodzi o Quartusa to jak dla mnie alterowe środowisko wypada lepiej od Xilinxa, jest bardziej uporządkowane i spójne, dokumentacja też jakby bardziej czytelna. No i Altera daje chyba najbardziej profi symulator jakim jest ModelSim od Mentora. Ponadto ich softprocesor...

Jak zaprojektować koprocesor arytmetyczny dla 8051? Początki i wskazówki

Z tymi adresami nie byłoby problemu bo 8051 ma pewną, nieużywaną przestrzeń pamięci. Jednak wolałbym nie korzystać z tej pamięci - preferuję zastosowanie własnych rejestrów. Teraz pytanie od czego mam zacząć ? Od razu projektować układ logiczny wykonujący obliczenia (ALU) ? Początkowo moja wizja takiego układu wygląda następująco: zwykły automat z deterministyczny...

VHDL - jak zacząć naukę i jakie oprogramowanie oraz symulatory wybrać?

Witam !! co do nauki Vhdl to na rynku jest już sporo literatury .. a przeważnie ksiązki zawierają również jakieś evaluacyjne wersje programów do compilacji i symulacji polecam księgarnie techniczna w krakowie może trzeba po pierwsze poszukać czegoś na stronach internetowych wpisać sobie na google vhdl i już polecam strone www.opencores.com na któej...

Xilinx ISE + Modelsim - problemy z podglądaniem pamięci

Witam! Mam problem z podglądem zawartości pamięci podczas symulacji w Modelsimie. Kod pamięci wygląda następująco: type ram_type is array (0 to 15) of std_logic_vector(15 downto 0); signal RAM : ram_type:=(X"0064", X"0064", X"0064", X"0060", X"1064", X"0064", X"0064",...

Oprogramowanie do projektowania układów elektronicznych

Oprogramowanie do projektowania układów elektronicznych Niniejszy artykuł jest próbą wprowadzenia do wspaniałego świata programów do projektowania układów elektronicznych. Do utworzenia tej listy wziąłem pod uwagę wiele kryteriów. Są tutaj programy darmowe i komercyjne, shareware, a większość z nich dotyczy jakości oprogramowania, przyjazności użytkownikowi,...

jednoczesny odczyt i zapis do/z kolejki fifo w vhdl

z coregen najlepiej korzystać już w Project Navigatorze, tzn. tworzyć jako nowy komponent klikasz w Sources prawym i wybierasz new source, w menu wybierasz IP, następnie wybierasz FIFO i otwiera się wizard. wybierasz co chcesz (w razie wątpliwości klikasz "View Data Sheet" w lewym dolnym rogu). Kiedy dobierzesz już wszystkie parametry do projektu zostanie...

Testbench VHDL: Testowanie różnych szerokości portu wejściowego w module SHA

Jasne, że możesz użyć pętli w skrypcie (symulatory przeważnie wspierająTCLa), a co do Activa to nie za dobrze im to wychodzi :( (proponuję modelsima albo cokolwiek innego). A nawet jak ci sie nie uda to wywołanie kilkadziesiąt razy w skrypcie vsim'a to i tak miej niż kilkadziesiąt tb ;) (compilacja i symulacja).

[C++11][Cortex-M3/M4] - distortos - obiektowy RTOS dla mikrokontrolerów w C++

Może ktoś na elektrodzie będzie miał jakąś dobrą propozycję - https://softwarerecs.stackexchange.com/q... Nie wiem czy istnieje jakakolwiek alternatywa do ccmake czy do cmake-gui. CMake to własny język skryptowy, dość prosty i przy okazji dość potężny. Punkt 6 można...

Jak zrealizować multipleksowanie linii inout dla sterownika?

Multipleksowanie linii tristate można łatwo wykonać... multipleksując pojedyńcze porty typu tristate :) A(0) <= B when EN(0) ='0' else 'Z'; A(1) <= B when EN(1) ='0' else 'Z'; A(2) <= B when EN(2) ='0' else 'Z'; A(3) <= B when EN(3) ='0' else 'Z'; process(CLK) begin...

Mikrokontroler vs FPGA: Którą technologię wybrać do projektu?

Na pewno implementacja prostych rozwiązań w FPGA zajmie sporo więcej czasu niż napisanie kilku linijek w assemblerze dla mikrokontrolera. FPGA za dobre opisanie sprzętu w HDL wynagrodzi nas olbrzymią wydajnością, dużą elastycznością i podatnością na łatwe modyfikacje, całkowicie równoległą pracą zaimplementowanych bloków funkcjonalnych, niestety kosztem...

Xilinx czy Altera? Koszt softu z Embeded System Design, DSP.

Niejednokrotnie (z autopsji) bywało , że symulacja jest OK , a układ 'milczy'. Z reguły wtedy , 'teoretycy' rozkładają ręce , praktycy 'wypuszczają' test-pin'a na oscyloskop , coś tam zmieniają i... DZIAŁA !! Dziwne. Mi się to nigdy nie zdarzyło. Nawet przy niezbyt-symulowalnych modułach, jak np. PLL z pikosekundowym przesuwnikiem fazy (nie mówię tu...

VGA generator w Verilog na FPGA 50MHz – monitor nie wykrywa sygnału, ekran uśpiony

Witam ponownie :) Poradziłem sobie już z timingami, mam "goły" generator, bez pamięci , mogę np wyświetlić jakiś kolor. Teraz chciałbym dodać pamięć. Na początku nie będę wykorzystywał zewnętrznej pamięci SRAM jako buforu. Użyje rejestrów. Trochę pokombinowałem i efekt jest taki : [syntax=verilog] module vga_controller( input clk, input reset, input...

[VHDL] VHDL – komunikacja Spartan2 z DS1820 1Wire i wyświetlanie temperatury na 7-segmencie

Czesc, Ja odpalilem te kody Dallasa (vhdl) i moge gadac z moim ds2406 poprawnie. Nie obylo sie bez symulacji tego badziewia i przeprojektowania czesci ich kontrolera aby troche go dopasowac do reali FPGA. (Oryginalne kody sa projektowane na ASIC'a, i do tego jak juz zaznaczylem, architektura tego co jest w vhdl'u jest troszke inna niz tego co jest w...

Jak stworzyć n-bitowy sumator VHDL z kodem korekcyjnym?

witam ponownie osobiscie uzywalem tylko active hdl frmy ALDEC. Tam symulacje przeprowadza sie bardzo prosto ustawiajac odpowiednie wektory i symulujac w czasie. Co do ModelSima to nie mam pojecia nigdy nie miaelm z tym stycznosci .

Jak uruchomić symulację VHDL w Xilinx WebPACK? Pierwszy projekt, bramka AND

I KONIECZNIE zrób jedną rzecz przy tworzeniu projektu: na wstępie przy wyborze urządzenia możesz także wybrać oprogramowanie do symulacji - jeśli zainstalowałeś ModelSima i chcesz go używać, zmień odpowiednią opcję w tym oknie. Pamiętam, że w 7.1 nie było jeszcze wersji demo Xilinx Simulatora a ja nie przestawiłem tej opcji i przez 2 dni zastanawiałem...

[VHDL] Jak zasymulować kod w ISE 11.1 bez Waveform test bench?

Witaj. To co piszesz wydaje się normalne że nie możesz przesymulować. Pewnie clocka nie masz i innych sygnałów. W tym miejscu proponowałbym Ci abyś doinstalował sobie modelsima xe (tylko dla układów firmy xilinx). W poprzednich wersjach było tak, że tworzyłeś sobie plik *.tbw i ustawiałeś clocka itd. w nowej wersji jest inaczej tworzysz sobie plik test...

Poszujuję - atrakcyjnych cenowo - płytek FPGA/CPLD - WG podanych kryteriów

Dzięki za wszelką pomoc. Wiem już jak szukać. Sprawdziłem i aż się zdziwiłem jak mało makroceli mój projekt wymaga. Kupno układu FPGA to ostatnia rzecz którą robisz podczas robienia takiego projektu. Najpierw napisz sobie cały projekt w VHDL lub Verilogu i przesymuluj w Modelsimie. W testbenchu możesz umieścic model pamięci SRAM oraz przetworniki DAC...

Jak zapisać wyniki symulacji FPGA do pliku CSV w VHDL?

Czesc, Ad1. Teoretycznie plik powinien byc otwarty przy pierwszym wejsciu do procesu i zamkniety na koniec symulacji ale jak jest dla activa to nie sprawdzalem. Mozesz sie "wstepowac" w kod i zobaczyc czy jak wyjdziesz do czasu gdzie zegar jest '1' to mozesz na dysku skasowac plik czy nie. jak nie mozesz to znaczy, ze symulator dalej trzyma go otwartego...

Jak uruchomić symulację gate-level w ModelSim z Quartus 10?

Witam! Jak to zrobić aby z poziomu quartusa wywołać symulator modelsim, by wykonał symulację? mam 2 takie kody: dla testbench module simulation(); reg clock1; reg clock2; wire C_w; test UUT(.A(clock1), .B(clock2), .C(C_w)); initial begin clock1 = 0; clock2 = 0; end always #70 clock1 <= ~clock1; always #105...

modelsim i cygwin - błąd permission denied przy uruchamianiu symulacji

Mam taki problem z modelsimem i cygwinem. Po skompilowaniu projektu jak chcę uruchomić symulacji i wpisuję: vsim -novopt testbench pod cygwinem to dostaję: # vsim -novopt testbench # Refreshing work.testbench # ** Error: couldn't create error file for command: permission denied # ** Error: Sub-invoking of C:\Modeltech_6.2b\win32/vlog failed; return...

[Praca] Programista układów FPGA

Witam! Mam przyjemność poinformować, że Firma TRUMPF Huettinger Sp. z o.o. poszukuje pracowników na stanowisko Programista układów FPGA TRUMPF Huettinger jest światowym liderem w produkcji zasilaczy do procesów plazmowych, wzbudzania laserów CO2, oraz aplikacji nagrzewania indukcyjnego. W procesach plazmowych wykonywane są półprzewodniki, szkło architektoniczne,...

Automatyzacja symulacji rekurencyjnej w Modelsim - jak to zrobić?

Ostatnio spotkałem się z problemem jak w temacie. Mam zestaw danych wejściowych, które w każdym kroku podaję na wejścia układu i modyfikują one jego stan. Do tej pory męczyłem się z tym w ten sposób, że wyniki końcowe symulacji (a jest tego trochę) przepisywałem jako warunki początkowe ręcznie i puszczałem symulację od nowa; dodatkowo wyniki z każdego...

[Praca] Oferta pracy - Projektant HDL&#8208;/FPGA

Dla naszego Klienta – niemieckiego koncernu zajmującego się nowoczesnymi rozwiązaniami w obszarze oprogramowania i elektroniki poszukujemy kandydatów na stanowisko: Projektanta HDL‐/FPGA Miejsce pracy: Bawaria, Niemcy Zakres obowiązków: - opracowywanie wymagań specyfikacyjnych wspólnie z klientami firmy - przygotowywanie i projektowanie...