symulacja modelsim

[FPGA][ALTERA] Symulacja ModelSim nie chce zadziałać (megafunkcje)

Brakuje biblioteki altera_mf_ver. Jak odpalasz przez vsim, to dodaj parametr "-L altera_mf_ver" Na przykład: vsim -L altera_mf_ver -L work top

[VHDL] Symulacja w Modelsim w trybie txt - odczyt sygnału

W Riviera-PRO jest taka komenda jak: drivers <signal_name> która wypisuje wartość driver'a danego sygnału. Prawdopodobnie w Modelismie powinno być to samo.

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Symulacja VHDL dla PicoBlaze na Spartan 3E - błędy w Modelsim przez Xilinx ISE

Rozkładam ręce dałem ci dwa gotowce... w których jest to zrobione ... po drugie masz punkty na na twoich plikach założone ... Więc sorry mistrzu ja nie wiem jak ci mam pomóc jak masz dwa gotowe programy z inicjalizacja i nie potrafisz sobie z tym poradzić jestem bezradny... Powiem tak jak chcesz mogę ci sprzedać książkę tam jest wszystko opisane po...

Symulacja czasowa w Active HDL 7.1 sp1.23 - 'X' na sygnałach podczas resetu układu

To wlasciwie jest odpowiedz a nie pytanie, wiec pewnie do tej pory sam rozwiazales ten problem. Na wypadek gdyby kto inny tez mial taki problem: rozmiary bibliotek w katalogu ise i active są takie same "simprim" O ile nie robisz symulacji po Place&Route to powinna Cie interesowac raczej biblioteka UNISIM. Różnice w symulacjach Modelsim i Active hdl...

Automatyzacja symulacji rekurencyjnej w Modelsim - jak to zrobić?

Ostatnio spotkałem się z problemem jak w temacie. Mam zestaw danych wejściowych, które w każdym kroku podaję na wejścia układu i modyfikują one jego stan. Do tej pory męczyłem się z tym w ten sposób, że wyniki końcowe symulacji (a jest tego trochę) przepisywałem jako warunki początkowe ręcznie i puszczałem symulację od nowa; dodatkowo wyniki z każdego...

Symulacja w ModelSim układów z pojedynczych bloków - problem

Witam, ModelSim daje Ci podpowiedź: # ** Warning: (vsim-3473) Component 'x1' is not bound. wpisz w konsoli: verror 3473 a uzyskasz pełniejsze wyjaśnienie ;) Nie mam akurat pod ręką ModelSima, żeby podejrzeć komunikat, ale sprawdź czy sygnały w ENTITY i COMPONENT są takie same. Pozdrawiam, Apacz

symulacja układów asynchronicznych- ModelSim i Quartus

Witam, w jaki sposób uniknąć propagacji X'ow w symulacji w ModelSim (wynikających ze złamania min. czasu setup lub hold). Dla Xilinxu znalazłem proste rozwiązanie z atrybutem ASYNC_REG, jak to zrobić dla Quartusa? Bez grzebania w pliku .SDF lub modelu przerzutnika, czy innych pokrętnych metod?

Vivado - Jak ocenić możliwość symulacji FPGA w projekcie przetwarzania sygnałów?

Jest sprzęt zawierający FPGA, który ma przetwarzać jakieś sygnały, i trzeba sprawdzić, co źle działa w programie dla FPGA. Są możliwe dwa podejścia: albo symulacja FPGA w Vivado, albo podawać sprzętowo sygnały i sprawdzać odpowiedzi. Drugie wymaga odpowiedniego sprzętu, którego na razie nie mam (może w przyszłości będzie, ale może nieprędko). Co do...

WebPack ISE + ModelSim XE - szczegółowość symulacji

Od jakiegoś czasu bawię się tym zestawem programów. Dotychczas nie tworzyłem nic specjalnie skomplikowanego - dekodery, mierniki częstotliwości, transceiver RS232 itp. Zastanawia mnie jedno - na ile szczegółowa jest symulacja post place & route? Teoretycznie model do takiej symulacji składa się z podstawowych elementów (primitives), wraz z wprowadzanymi...

[VHDL] Symulacja układu w wykorzystaniem zewnętrznych modeli

Symulację robisz w symulatorze. Do Quartusa dołączony jest Modelsim, bardzo dobry symulator który radzi sobie z kodem syntezowalnym jak i nie. Robisz test bench który zawiera Twój projekt oraz model pamięci oraz coś co wymusza na szynie z uC stany - wszystko połączone sygnałami. Quartus wywołuje Modelsim ze skryptów, które przygotowują srodowisko (biblioteki...

FPGA na początek, kilka pytań od "zielonego"

W oczekiwaniu na blastera uczę się veriloga i udało mi się uruchomić symulację bardzo prostej (ale własnej) FSM. # Reading C:/altera/13.0sp1/modelsim_ase/tcl/vsim/... # do testfsm_run_msim_gate_verilog.do # if { Nie wiem czym jest to spowodowane, jakby brak odpowiednich bibliotek. Oczywiście cały proces syntezy oraz fittera przeszedł poprawnie....

Symulacja Post-Route, jak w jednym czasie mieć 2 modele?

Używam ISE i ModelSim XE. Chodzi mi o to że ISE na podstawie opisu generuje model (Post-Place & Route Simulation Model). Ten opis jest dostępny później na zakładce Post-Route Simulation. Ja go kopiuje i tworze nowy plik ("Module") i przypisuje do niego test-bench. Później symuluje. Cały ten zabieg potrzeby jest po to aby mieć dostępne na raz dwa...

Jak zdobyć plik licence.dat do ModelSim XE II 5.6a Starter?

ps.napisz jakie masz wrażenia z używania Modelsima, wg mnie tego softu nie da sie po prostu uzywać - po poznaniu Active'a czy Riviery żaden program nie jest już w stanie mnie przekonać. ;) sila modelsima nie jest GUI, zgadzam sie ze jest do bani. Ale jest to tzw "golden simulator" tzn ze mnostwo firm, ktore projektowalo asic-i za pomoca niego ukonczylo...

Symulacja czasowa w Activ-HDL 7.1sp2, ISE WebPack 8.2i sp2

Czesc, Jak uzywasz starszej wersji symulatora z nowsza wersja ISE (chodzi o to kiedy te softy na rynek weszly) to zazwyczaj jest tak, ze przekompilowane biblioteki na symulator nie beda kompilowane z wlasciwych zrodel od vendora fpga. Najlepiej jest przekompilowac je samemu. W Xilinxie sa w vhdl/src/. wez zrodla i skompiluj do biblioteki simprim i uzyj...

Jak zasymulować układ na Virtex II przy 100 MHz w ISE?

w modelsim symulujesz rtl, czy netliste p&r Sory za moje lamerstwo, ale troche nie zrozumialem... Pliki do symulacji dostarcza mi srodowisko EDK, ja tylko klikam "Wygeneruj pliki do symulacji". Cos tam sie podrodze kompiluje, ale to chyba nie jest synteza tylko wypelnienie bram programem i cos tam jeszcze. (z pamieci pisze teraz i nie pamietam) Prosilbym...

Jak odczytać stabilne położenie enkodera binarnego w VHDL?

System projektowy WebPACK 6.2 i symulator ModelSIM (Xilinx) Dodano po 32 :D coś sie udało , jest przypisanie do Q :D Dodano po 26 HURRA HURRA to działa :D Jeżeli wartość na D jest krócej niż dwa zbocza to wogóle nie jest przez układ zauważany i o to chodziło :D symulacja udana dzięki chłopaki !!!

Jak przekazywać sygnały między procesami w VHDL dla zegara jajek?

Czesc, Bis: W sumie jesli asembler jest "jezykiem opisu sprzetu" to ja mam taka malutka prosbe w sumie. Mam Athlona w moim kompie i on jest taki troszke wolny i pomyslalem sobie, ze moze moglbys mi podeslac jakis prosty kodzik w asemblerze, ktory skrocilby mi potok w procku do czegos normalnego i najlepiej jakby spowodowal ze instrukcje skokow wykonywaly...

VHDL: Zliczanie jedynek w 8-bitowym słowie, problem z symulacją ModelSim

Witam serdecznie, jak w temacie - chciałem napisać program w VHDL który zlicza ilośc 1 w słowie 8 bitowym, wynikiem jest 7bitowe słowo - które wrzucam na 7segmentówke i wyświetla mi sie cyferka... wg mnie powinno działać, w symulacji w modelSim nie działa. z góry dziękuje za wzselkie uwagi. Krzysztof KOD : library IEEE; use IEEE.std_logic_1164.all;...

Czy zmiana kolejności instrukcji sekwencyjnych w automacie SRAM pomoże?

<< zlootawy >> zapominalem o jeszcze jednej opcji, byc moze najporeczniejszej i najbardziej wiarygodnej; otoz quartus mozna poprosic "]/.../potraktowałem to jako komplement/.../ slusznie, zgodnie z zamierzeniem piszacego :) J.A

[Zlecę] Projekt VHDL (dość prosty)

Witam, Temat projektu: "Implementacja interfejsu UART (nadajnik) z 8 bitowym portem równoległym (symulacja)" Symulacja w ModelSim XE (Xilinx) Czas do końca Listopada... Więcej informacji poprzez e-mail bądź gg... Dziękuję z góry za pomoc... Pozdrawiam

Jak przetestować procesor w Quartus II v.10.0 SP1 Student Edition?

Ostatnia wersja, która posiadała wewnętrzny symulator skończyła się na 9.2 (chyba). Od wersji v10 Quartus używa zewnętrznych narzędzi do symulacji (ModelSim). Jeżeli zależy ci na starym symulatorze, to polecam wersje 9.2 i niższe.

Różnice między symulatorami ISIM a ModelSim MXE - funkcje i wydajność

Dzięki za informacje. Pytałem ponieważ mam problemy uruchomieniem symulacji w ModelSim MXE

Błąd symulacji w Modelsim XE 6.4b przy użyciu Xilinx 11.3 na PC - brak work.test2

Sory że tak późno odpowiadam, ale załamałem się trochę z tym projektem. Mógłbyś mi podać swojego maila?

ModelSim Altera: Jak uruchomić symulację VHDL dla układu szyfrującego?

być może wystarczy jak potem jeszcze zrobisz simulate->run->run (albo run-all)

Jak dodać liczby zmiennoprzecinkowe w VHDL?

obawiam się, że na razie moja wiedza w temacie kompilacji bibliotek do ISE jest zbyt mała, żebym potrafił pomóc, na pewno w najbliższym czasie będziemy (ja i osoby z którym robię pracę inżynierską) je musieli skompilować pod ISE, więc jak się nam to uda to dam znać, póki co proponuję korzystać do symulacji z modelsim'a, a z syntezą poczekać, albo znaleźć...

Sygnały - opóźnienia (after, reject, interial, transport)

Witaj Jest tak wszyskich rozkazów co tu użyłeś w realnym układzie nie uświadczysz, ... after 5ns zrobi opóźnienie ale tylko i wyłącznie w symulacji, pozatym dobrze kombinujesz. Wiesz jak chesz sobie to sprawdzić dobrze to soft do symulacji np. modelsim ewentualnie isim w webpacki i wszystko będziesz wiedział. Pozdrawiam

WebPack - brak automatycznego generowania sygnału zegarowego w symulacji

Witam nie chcę zakładać nowego tematu więc podczepie się pod ten, mam problem z prostym projektem licznika i jego symulacją w Modelsim > mianowicie wyskakuje mi taki błąd (o_O) ? Wie ktoś co jest grane "modelsim nie może być odnaleziony ... ?" Próbowałem w tych opcjach ręcznie załączyć plik xxxxxtestbench.vhd ale nie działa nie ma czym tego otworzyć....

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

Zapewne dlatego to nie dzialalo, bo nie uzylem przypisania non blocking. skoro sam mowisz, ze dopiero zaczynasz z verilog/fpga, to pozwole sobie na kilka uwag; synteza nie dopuszcza always nalezy uzywac <= a nie = ; w przypadku tak prostego kodu jak Twoj, dla symulacji nie ma znaczenia, czy napiszesz przypisania jako blokujace, czy nie; czerwone...

[VHDL] Automat FSM - błąd w wykrywaniu sekwencji czterech 1 lub 0

Hmm, to że się kompiluje, albo syntezuje, oznacza jedynie że nie ma błędów formalnych związanych ze składnią albo z procesem syntezowania kodu, jednak poprawność funkcjonalna to zupełnie inna kwestia. Mam nadzieję, że przetestowałeś swój projekt w jakimś programie do symulacji, np. ModelSim.

ISE WebPack i problem z "dużymi" projektami

Niestety produkty Xilinx'a mają to do siebie, że nie są najlepiej napisane, dlatego na ogół w profesjonalnych zastosowaniach rzadko się ich używa, w symulacji króluje ModelSim, natomiast w syntezie Synplify i Precision, które dają dużo lepsze jej wyniki, ISE jest tylko wykorzystywane do wgrywania na sprzęt. Troche dziwne podejście prawda, ale sam Xilinx...

Edycja przebiegow w Modelsim altera starter edition

Też polecam napisać testbench w dowolnym HDL, można mieszać między sobą Verilog <-> VHDL, jeśli komuś wygodnie napisać tb w Verilogu. Albo zaznajomić się z językiem skryptowym TCL i wymusić generację przebiegów, jak i całym procesem symulacji za pomocą poleceń ModelSim.

Emulacja Altera DE2 z FPGA Cyclone II EP2C35F672C6 – dostępność symulatora VHDL

Próbowałem również ModelSim'a, jednak wszędzie symulacja jest tworzona na podstawie przebiegów, a chciałem się zorientować, czy ktoś wie coś na temat łopatologicznego symulatora/emulatora w stylu "klikam i zapala mi się dioda na rysunku płytki".

Konfiguracja Xilinx ISE 7.1 z ModelSim XE III 6.0a - brak integracji symulatora

hmm... przyznam się że to bardzo ciekwe .. ja zawsze osobno używałem ise a osobno modelsim ... robiłem sobie symulacje w modelsimie potem robiłem implementacje w ise a wynik podpinałem znowu do modelsima nigdy nie łączyłem ich razem .. trzeba będzie spróbowac skoro mówisz że tak to u ciebie pracowało :D:idea:

FPGA/CPLD Rozbieżność między symulacją a pracującym układem

Przypisanie do tmp jest wewnątrz procesu bo tak było w tutorialu który czytałem. Jak wyrzucę to poza proces to wszystko jest w porządku tj. symulacja pokrywa się z pracą układu. Co do symulacji to raczej jest behavioral. Nie jestem pewien, bo wczoraj pierwszy raz instalowałem ISE Webpack Xilinxa, dodałem testbench i po prostu kliknąłem 'run simulation'....

ModelSim - jak ograniczyć zakres wartości do rzeczywistych bez sygnałów 'X'?

Słusznie Wiele osób odradza taką praktykę lub wręcz zalicza do typowych pułapek przy kodowaniu w VHDL. O ile sygnałom które będą wyjściami przerzutników program robiący synteze może ustalić wartość inicjalną po włączeniu zasilania czy zaprogramowaniu układu o tyle w przypadku pozostałych ta informacja zostanie zignorowana (generując jedynie warnning)...

Spartan XC3S50AN - przetestowanie programu na fizycznym układzie

Niestety nie da się tego zrobić w symulatorze. Co się nie da, wszystko się da! Masz symulatorów od liku, od Isim po ModelSim wersji XE, symulacje behawioralne i po routowaniu, wszystko co wymarzysz. Testowanie systemowe, proszę, SystemC, a może jakiś AMS ? Nie ściemniać, podać o co chodzi.

VHDL Generator VGA na Spartan - Jakie darmowe oprogramowanie do symulacji?

modelsim nie mogę zainstalować właśnie. A zależałoby mi żebym to miał na jutro...

Błąd Modelsim: Brak dostępności pakietu PKG_SRAM w bibliotece work

witam, stworzylem komponent, ktorego port wejsciowy jest mojego wlasnego typu. definicja typu jest w pakiecie w oddzielnym pliku. wyglada to tak: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; library UNISIM; use UNISIM.VComponents.all; use work.PKG_SRAM.all; ostatnia linijka to moj pakiet....

Dlaczego układ w ISE nie działa mimo poprawnej analizy czasowej?

no dobra może nie w ISE, bo używam ModelSim'a :) zrobiles symulacje funkcjonalna RTL i bylo ok ? jesli symulacja funkcjonalna jest w porzadku, zrobiłem dokładnie tak: - napisałem kod w vhdlu - syntezator w ISE znał że jest OK - wrzuciłem opis behawioralny do ModelSim'a i było ok (oczywiście nie od razu) - zrobiłem translacje, mapowanie i routing - zacząłem...

Quartus Jak włączyć symulacje i dodać sygnały.

w duzym skrocie: quartus do wersji 10 file -> new -> 'Vector Wavefile' potem w prawym polu 'Name' 2xclick, pojawi sie okienko, click na 'Node Finder' i mozesz dodac I/O + dowolne sygnaly wewnetrzne, po dodaniu, za pomoca ikonek w oknie waveform mozesz 'narysowac' przebiegi wejsc; quartus wszystkie wersje musisz miec zainstalowane modelsim lub questasim...

Jak napisać sterownik PWM do LED w VHDL?

polecam ModelSim XE, ściągniesz go ze strony Xilinxa. ten program jest znacznie bardziej wyrafinowany jeśli chodzi o symulację, poza tym musisz wykazać trochę inwencji, do każdego z tych programów są tutoriale, które za rączkę cię poprowadzą.

Jaki symulator VHDL do szyfru 3DES? Problemy z ModelSim i licencją

Witam, Mam pytanie do Państwa, od pewnego czasu szukam łatwego symulatora do VHDL-a. Chodzi mi o symulację szyfru 3Des napisanego właśnie w VHDL-u, czy ktoś z Państwa może mi coś ciekawego poradzić ? Program powinien umożliwić podawanie na wejście słów i chciałbym mieć możliwość obserwowania wyjścia, ponadto chciałbym ingerować w kod programu (w jego...

Błędy symulacji pamięci RAM z IP Coregen w Xilinx ISE - jak je rozwiązać?

Bug w ModelSim-ie, zmień na nowszy, albo dopisz wartości wszystkich generic-ów. http://www.xilinx.com/support/answers/24...

Symulacja czasowa i odczyt maksymalnej częstotliwości w Quartus II

Od wersji 11.0 nie ma wbudowanego symulatora, trzeba dograć dodatkowe oprogramowanie, np: - ModelSim-Altera (ciężki i raczej nieporęczny) - Altera U.P. Simulator (osobiście używam i chwale sobie) W starszych wersjach Quartusa był wbudowany symulator, używałem kiedyś wersji 9.0 i też bardzo sobie chwaliłem (chyba najlepiej z tego wszystkiego to działało)

Jak uzyskać zegar 3Hz z 50MHz z wypełnieniem 90% w Verilog?

twoj kod nie przejdzie syntezy, uruchom quartusa i przeczytaj komunikaty o bledach; fpga to nie procesor; taka przykladowa wersja, nie dam glowy, ze nie ma jakiegos glupiego bledu, ale pokazuje jak zrobic to, czego oczekujesz: module tb(); reg reset, CE, clk; wire Q; initial begin reset = 1'b1; CE = 1'b1; #100 reset = 1'b0; end initial begin...

ALTERA Cyclone III - Karta graficzna - nakładanie się danych do zapisu z danymi

jaką sugerujesz zmianę /.../ jesli chodzi o sam automat, ktory 'przelacza' odczyt i zapis, to zrobilbym to jakos tak: [syntax=verilog] module sram_read_write #( parameter ADR_W = 9, DAT_W = 8 ) ( input clk, input rst_n, input mcu_wr, input [ADR_W-1:0] mcu_adr, input [DAT_W-1:0] mcu_data, output reg [ADR_W-1:0] sram_adr, inout [DAT_W-1:0] sram_data,...

Jak zaprojektować i zasymulować 16-bitowy licznik dla PicoBlaze w Xilinx?

1) zaprojektowaniu sprzętowego modułu licznika 16-bitowego dla procesora PicoBlaze: - licznik ma być konfigurowalny - do jakiej wartości zliczać - po zliczeniu do zadanej wartości powinno następować zgłoszenie przerwania - można skonfigurować licznik aby po zliczeniu i zgłoszeniu przerwania automatycznie się restartował lub zatrzymywał - licznik można...

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Dopiero się uczę/.../dlatego zadaję dużo pytań. jasne, po to jest elektroda ; Jeżeli dobrze zrozumiałem to: Przypisania blokujące powodują/.../ ok, Logiczne jest to, że chcę sprawdzać tą zmienną moze nie rozumiem pytania, chodzi ci o to, ze przypisujesz jakas funkcje logiczna? to nie ma zadnego znaczenia, wazna jest deklaracja jako reg, w bloku always...

Przenośny dwukanałowy oscyloskop cyfrowy na FPGA & ARM (max 250MSPS/kanał)

Jeśli chodzi o symulację części cyfrowej to dotyczy to tylko układu FPGA, a to jest narzędzie wbudowane w ISE i trzeba sobie napisać test-casy. I jest to zapewne Modelsim robiony przez Mentor Graphics. Ten symulator HDL (VHDL, Verilog i inne) jest rozpowszechniany przez Altere, Xilinksa, Actela razem z ich pakietami i bibliotekami symulujacymi makra...

Wie ktoś jak można sprawdzić szybkość działania algorytmu.

No to zbiłeś mnie z tropu... To jest układ kombinacyjny (asynchroniczny). Jeśli chcesz zobaczyć jakie opóźnienia generuje z wejścia do wyjścia to musisz ściągnąć dodatkowy moduł wait for czas ns; ). Ustal transport/inertial opóźnienia bramek, i zmierz różnicę między wejściem i wyjściem za pomocą tych kursorów co wspominałem na początku. Te składnie...

[FPGA] Minimalistyczne środowisko dla FPGA bez automatycznych przypisań pinów?

Musisz się poprostu przyzwyczaić do oprogramowania danego producenta układów FPGA i tyle. Sporo ludzi w tym kodzi więc, aż takie złe nie jest. Co do schematów, to są udogodnienia, bo inaczej musiałbyś tworzyć plik vhdla z opisem strukturalnym, wewnętrznymi sygnałami, jak co z czym jest połączone. A to włąsnie soft potrafi sam wygenerować - dla piszącego...