projekt verilog

ise-projekt w VHDL, komponent w verilogu, black box

za malo informacji by wiarygodnie podac przyczyne problemu, wyglada na to, ze verilog kod <gsramv_64_512_16bf> to wrapper do jakiejs pamieci, ktora w zamysle autorow ma byc wygenerowana przez coregen ise i tej pamieci Ci brakuje, stad masz 'black-box'; ------------ Niestety oni tylko ten kod symulowali prawdopodobnie nikt sie nawet nie wysilal,...

[Zlecę] Projekt w verilogu - potrzebna pomoc w prostym układzie

Wysłałem e-mail ale brak odpowiedzi.

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

[Zlecę] Projekt wyzwalacza fpga verilog pod płytke Tang Nano 9K spi

To super dziekuje za zajecie sie projektem Wysłałem wiadomosc pw Pozdrawiam.

[verilog] Projekt verilog

Witam Aktualnie pracuje nad projektem w języku verilog i niestety nie mogę sobie z nim poradzić Bardzo proszę osobę, która się zna na tym o kontakt Szczegółowe informacje na gg 4559383 lub tel 793677882

Verilog - generacja krótkiego impulsu po opadającym zboczu

Robisz synchroniczną detekcję zbocza i odliczanie timeoutu jakimś długim rejestrem w momencie ustawienia stanu wysokiego. Jak timeout minie - ustawiasz na zero. IIR raczej nie nie znajdzie tu zastosowania. BTW - co to za projekt docelowo ma być jeśli mogę spytać?

[VERILOG] Xilinx Spartan 3 - Błąd syntezera przy projekcie zegara szachowego w Verilog

ja bym to zrobil tak: [w kodzie sa komentarze, ktory byc moze cos wyjasnia] [syntax=verilog] module dekada (CLK, RST, CE, SET, prst1, prst2, prst3, prst4, Q0, Q1, Q2, Q3, zero); input CLK, RST, CE, SET; input [3:0] prst1; // input [2:0] prst2; // chyba typo input [3:0] prst2; input [3:0] prst3; input [3:0] prst4; output [3:0] Q0; output [3:0] Q1; output...

[Verilog] Modyfikacja kodu skaler HQ2X - zdalna pomoc w przeróbce dla projektu FPGA

Teoretycznie ten kod był użyty w konsoli i działał poprawnie. Tutaj więcej informacji: http://fpganes.blogspot.com/2013/02/the-... Chyba jest jednak troszkę inaczej niż myślałem bo nie uwzględniłem że po zboczu zegara przy i =3 Next1 będzie miało wartość Next2 ale i będzie miało już wartość 0, czyli cykle porównań...

Jak zaprojektować cyfrowy obwód do komunikacji I2C-bus? Od czego zacząć?

/.../jest przeciez mozliwosc storzenia schematu/... ano jest, ale jesli czas Cie nie goni radze jednak sprobowac vhdl/verilog; ten drugi jezyk jest znacznie latwiejszy [latwiejszy, nie lepszy, podkreslam na wypadek, gdyby zwolennik vhdl zaczal wytaczac dziala ... :)] i naprawde - majac niezle zrodlo z przykladami - potrzebujesz nie wiecej jak tydzien...

[Verilog] - Prośba o wyjasnienie dwóch komunikatów

"Net TEST appears to be an unidentified clock source. Assuming default frequency." wklej kod; "że sygnał SYS_CLK jest wykorzystywany jako zegar ale nie określiłem go jako zegar" kompilator rozpoznal, [always (at)(negedge SYS_CLK)], ze sygnal uzywany jest jako zegar, ale nie znalazl deklaracji, ze SYS_CLK jest zegarem; na projekt sklada sie opis funkcji,...

Verilog - SPI z automatycznym zatrzaskiem, przesunięcie bitów w prawo

Ogólnie ten moduł SPI ma zapewnić wyjście równoległe dla 24 bitów danych, które wysterują sterownik wyświetlacza 7-segmentowego multipleksowanego. Za niedługo pokażę cały projekt na elektrodzie.

Zaprojektowanie iteracyjnego komparatora dwóch liczb 8-bitowych od bitów młodszych do starszych

A może tak więcej szczegółów? W jakiej postaci ma być projekt: schematu, opisu w VHDL/Verilog lub jeszcze inny.

Symulacja wyświetlacza 7-segmentowego w Quartus II - krok po kroku

2.Wybrałem w nowym projekcie Block diagram/schematic files jesli mozesz, to 'przelacz' sie na vhdl/verilog, rysowanie schematow to wymierajacy sposob, nie dosc, ze - wbrew pozorom - bardziej uciazliwy i pracochlonny, to jeszcze nieprzenoszalny z narzedzia na narzedzie, verilog jest na tyle latwy, ze by zrobic cos prostego jak Twoj projekt wystarczy...

Dodatkowe impulsy w symulacji CPLD EPM3064ATC44-10 w Quartus II

pomimo tego że licznik jest synchroniczny to i tak pojawią się hazardy problem nie w liczniku czy dekoderze, te kawalki wygladaja na napisane poprawnie, masz klopot, bo wejscia zegarowe rejestrow D polaczyles z wyjsciami ukladu kombinacyjego; to jest wlasciwie wbrew 'zasadom sztuki'; jesli bedziesz w stanie opisac co chcesz uzyskac tak, bym to zrozumial,...

Jak stworzyć linię opóźniającą na carry chain w Spartan 6?

Jaki tego jest sens? Znowu się komuś chce mierzyć krótkie impulsy, czasy trwania opóźnień? Dobra, whatever... Nowy projekt do wyboru: VHDL/Verilog: -Klikasz w ISE na żółtą żarówę -VHDL/Verilog -> Device Primitive Instation -> Spartan-6 -tam znajdziesz całą listę prymitywów FPGA, w bloku CLB CARRY4 -ściągasz bogatą dokumentacje do Swojego Spartan'a (bez...

Mikrokomputer COBRA 1

No i jest kolejna Cobra 1 w FPGA Projekt będzie miał ogromne walory edukacyjne i praktyczne , nie mogę się doczekać kodu w Verilog , oczywiście obficie skomentowanego :) pz

Kompilator Verilog do *.exe na Windows bez dodatkowych narzędzi

Czy zna ktoś może kompilator Veriloga, który skompiluje mi projekt do postaci *.exe? Coś jak GHDL tylko dla Veriloga. Chodzi o to, żeby przekazać innym model wykonywalny pod Windowsem bez konieczności instalacji dla nich narzędzi.

machxo2/verilog - nie działają połączenia wire między licznikami - początkujący

Podobnie zachowywal sie taki kod: tez chcialbym zrozumiec ... oba przyklady powyzej sa funkcjonalnie identyczne , verilog jako default przyjmuje, ze sygnaly sa wire, jesli nie zadeklarujesz inaczej: "`default_nettype none"; dla samej nauki veriloga te 'wpadki' nie maja wiekszego znaczenia, zachowanie ktore opisujesz wydaje sie specyficzne dla konkretnej...

[Zlecę] Projekt Verilog (FPGA) - Higrometr z wyświetlaczem. Prosta symulacja.

Witam, potrzebuje pomocy, przy napisaniu krótkiego programu z testem w języku Verilog w programie ISE Design Suite - Xilinx. Mam taki temat projektu: Higrometr z wyświetlaczem siedmiosegmentowym dwucyfrowym. Ogólne założenie jest takie żeby układ pobierał z czujnika wartość wilgotności powietrza i wyświetlał w procentach na wyświetlaczu. Dodam, że nie...

Jak stworzyć projekt w Protelu DXP z plików VHDL z opencores.org?

No tak jestem calkiem zielony. Nie mam pojecia w jaki sposob przejsc z plikow w VHDL lub Verilog. Moze masz jakis prosty projekt, na ktorym moglbym sie tego nauczyc.

Demokratyzacja procesu projektowania układów

No właśnie to stwierdzenie "czy się do tego nadajesz" to niestety sprawdzeniem tego musi być gotowy chip, gdyż darmowe narzędzie to nić innego metodologia wielostopniowej konwersji bloków IP na poziomie RTL najczęściej jest to Verilog (które możesz uruchamiać w układach FPGA), do pliku wynikowego GDSII, niewiele ma to wspólnego z profesjonalnym narzędziem...

Procesor 8051 w Verilog - błąd inout (bidir) w Quartus, jak rozwiązać?

Projektuje procesor 8051 w programie Qartus Verilog. Procesor jest w polowie gotowy jednak pewna sprawa nie pozwala mi ukonczyć nad nim pracy. Mianowicie program po skompilowaniu wyrzuca mi błąd dotyczący funkcji inout (bidir). Problem polega na tym ze układ nie moze wykonac funkcji odczytu i zapisu na jednym porcie (wyrzuca bład przy syntezacji). Bardzo...

Ile średnio zarabia junior, mid i senior FPGA DESIGN ENGINEER?

np.: ... Szukam FPGA Engineer Branża: Finanse - Platforma tradingowa Projekt: Tworzenie urządzeń sieciowych - Host system via PC Tech: Verilog Stawka: 25- 35K PLN Podsumowanie oferty: https://youtu.be/w8DoKGJyx_Q Czy jest to coś, co mogłoby Cię zainteresować? Pozdrawiam

VGA generator w Verilog na FPGA 50MHz – monitor nie wykrywa sygnału, ekran uśpiony

Asynchroniczny reset to można jedynie do symulacji dać. W przypadku rzeczywistych projektów lepiej dać reset synchroniczny.

Opinie o układach Actel APA075 w projektach FPGA/VHDL - czy warto?

Przypisania blocking i non-blocking wystepuja w Verilogu, ale nie wystepuja w jawnej postaci w VHDL. sekwencje zapewnia sie albo przez uzycie instrukcji "after" lub przez stosowanie FSM ( automatu skonczonego) w uzasadnionych przypadkach. Przypisania wewnatrz procesow maja charakter blocking w tym sensie, ze tylko ostatnie przypisanie do sygnalu ujawniane...

[Zlecę] Projekt kontrolera SDRAM dla MC68030, VHDL/Verilog, 32bit

Zlecę stworzenie kontrolera pamięci SDRAM dla procesora MC68030 szyna danych 32bit.. preferowane środowisko VHDL/Verilog .. ..więcej informacji na p.m. Atrakcyjne wynagrodzenie .. Płatność przelewem. Czas realizacji: 2-3 tygodnie - ew. jak ktoś potrzebuje więcej czasu możemy się dogadać. Kontakt PW

[FPGA] ISE WebPack i Embeded zasady licencji, częstotliwość

Sytuacje mam taką: chce odpalic projekt na XC6SLX150 - czego potrzebuję? Jaki projekt? Wybierz narzędzia, które Ci odpowiadają do realizacji konkretnego zadania: ISE WebPACK - darmowe narzędzia do implementacji logiki, rozmieszczanie i analiza(PlanAhead), symulacja (Isim) i gotowe Xilinx'a IP Core'y (CoreGenerator, część z nich darmowa). Reszta narzędzi...

[FPGA] Czym są układy FPGA i jakie mają zastosowania?

FPGA i CPLD się nie programuje. To się konfiguruje. To tylko nałóg że używa się słowa "programowanie" Wyobraź sobie że masz kilkadziesiąt wiaderek z układami cyfrowymi. Bramki, przerzutniki, pamięci, dekodery itp. W każdym wiaderku po 1000 szt. I wszystko to po zaprojektowaniu układu cyfrowego lutujesz na płytce 10x10m. Gdy użyjesz FPGA lub CPLD masz...

[verilog] Różnice między modułami VHDL i Verilog w obsłudze VGA na Spartan3e?

/.../ Dlaczego to nie chce ruszyc tylko z poziomu Veriloga to raz a dwa zauwazylem ze swieca mi sie dwie diody na plycie, których nie ma w ogóle uwzglednionych w strukturze po raz - jesli faktycznie tak jest, to masz na 90% bajzel w przypisaniach pinow, ustawieniach itp, innymi slowy jesli kod dziala otoczony wrapperem, ktory laczy jedynie 1:1 wejscia...

Darmowy, prosty kompilator Verilog i VHDL do nauki podstaw, open source

Witam Chcę się nauczyć podstwa języka Verliog i VHDL. Poszukuje jakiś darmowych, prostych najlepiej w wersji free open source kompilatorów tych języków. Wiem, że jest np: Active-HDL, Xilininx i Altera ale są one dla mnie zbyt potęzne jak na początek. Zależy mi na podstawach (projekt rejestru, licznika itp). Pozdrawiam

WARP-V: Generator rdzenia procesora RISC-V obsługujący ISA MIPS

https://obrazki.elektroda.pl/3545666900_... Jeśli pracowałeś kiedyś nad otwartymi rdzeniami procesora RISC-V ISA, istnieje duża szansa, że ​​natknąłeś się na WARP-V. Dla początkujących WARP-V to po prostu generator rdzeni procesora RISC-V napisany w TL-Verilog (Transaction-Level Verilog), który obsługuje nie tylko RISC-V,...

TIMESPEC - Jak poradzić sobie z błędami [Virtex6]

Witam Ostatnio dostałem "stary" (nie mój) projekt w Verilogu do wprowadzenia pewnych zmian i natrafiłem na niepokojące komunikaty i do końca nie wiem jak sobie z nimi poradzić. Otóż dla zegara głównego ustalona jest dyrektywa TIMESPEC w .ucf. Zegar ten powielony jest na 5 innych wewnętrznych zegarów z różną częstotliwością i fazą. I ISE 14.6 informuje...

Projekt na CPLD. Interfejs graficzny VGA - keyboard - prosta gra. Jak zacząć?

Znasz VHDL lub Veriloga ? Jeśli nie to proponuję zacząć od nauki tychże języków :]

Dlaczego localparam/parameter w Verilogu nie działa z wartością 26'd25000000?

Analogiczny preskaler w VHDLu przy użyciu constant działa bez problemów. O co tu może chodzić? Czego używasz i co się dzieje dokładnie ? Wspiera Verilog-2001 ? Co Ci wysyła krzaki, syntezer czy opis (projekt HDL) ? Bo jak to drugie, to masz skopane coś w opisie, problem z używaniem czegoś, zrozumieniem tego i zastosowaniem, bez więcej szczegółów trudno...

Program w verilogu nie działa jak powinien. Co jest źle?

już problem rozwiązałem w pewnym sensie a mianowicie symulacja czasowa w programie xiling jest nie do końca poprawna. Zasymulowałem ten sam projekt w A-HDL i symulacja czasowa wyszła poprawnie. Widocznie xiling coś miesza. Tak jest to projekt który robie na uczelni. Będę to syntezował w mikroprocesor Spartan2e. jest to projekt mieszalnika. Bynajmniej...

Jak przekazywać sygnały między procesami w VHDL dla zegara jajek?

Głupota, nieprawda i całkowity brak logiki zawarty w tych dwóch zdaniach aż dech zapiera. Masz czesciowo racje, pisanie testbenchow mozna zaliczyc do programowania, a nie opisu sprzetu. Ale glownym przeznaczeniem jezyka VHDL jest tworzenie sprzetu i pewnie to mial na mysli Kolega Zaquadnik. Podzial na jezyki opisu sprzetu i jezyki programowania jest...

Jak zaimplementować protokół IrDA na FPGA Altera DE2 w VHDL?

Tak na szybko http://www.opencores.org/projects.cgi/we... Tam masz projekt kontrolera IrDA co prawda w Verilogu, ale możesz sobie zobaczyć ile kodu tam jest. Pracy trochę będzie podejrzewam, ale wszystko da się zrobić :wink:

Jak zacząć z FPGA EPF84282A i MAX+plus II 10.2? Szukam prostego projektu LED

Skoro jestes w stanie docenic potrzebe poznania ukladow PLD, to zapewne miales juz do czynienia z projektowaniem ukladow cyfrowych. Nie wazne jest czy byl to Verilog czy VHDL czy tez proste laczenie bramek przy pomocy jedynie zdrowego rozsadku. Wazne jest by wiedziec o co w cyfrowce chodzi. IMHO kazda ksiazka ma zady i walety, ale przeczytac nigdy nie...

Darmowe narzędzie do wyszukiwania identyfikatorów w złożonych programach?

Instalujesz VSCode - jest wersja dla Linux. Instalujesz rozszerzenie do Veriloga. Poczytaj jego dokumentację, może coś trzeba skofigurować. Otwierasz w edytorze folder z plikami projektu, czekasz aż się symbole zindeksują. Otwierasz plik. Wskazujesz symbol, klikasz "Find all references", edytor wskazuje wszystkie odwołania, zgodnie z semantyką języka....

Jak dodać bibliotekę virtex2p w Active HDL dla Virtex II Pro?

Witam, Mam do uruchomienia pewien projekt w Active HDL, w którym muszę dołączyć bibliotekę virtex2p (Design -> Settings ->Verilog -> Verilog libraries). Pomimo ze mam zainstalowane Xilinx ISE nie widzę tej biblioteki. W jaki sposób mam dograć brakującą bibliotekę? Skąd mogę ją ściągnąć? Dopiero zaczynam zabawę z FPGA i Active HDL więc prosze o wyrozumiałość...

Jak napisać blok opóźniający w Verilog dla PSoC/FPGA?

Witam Potrzebuje do mojego projektu bloku opóźniającego coś jak timer TON w sterownikach. Niestety nie mam pomysłu jak to napisać w verilogu. Blok ma opóźnić o ustawiony czas zbocze narastające natomiast opadające by wystąpiło bez opóźnienia.

Verilog lub VHDL - programator, soft, od czego rozpoczać dla CPLD

Ja mam z Xilinxem niemiłe doświadczenia - środowisko Vivado jest znacznie cięższe od Quartusa, często się zawieszało. W dodatku na 2/3 moich komputerów nie działał programator (świeże instalacje Windowsa, ze wszystkimi sterownikami - pomocy od Xilinxa zero). Model sim to program do symulacji układów FPGA - debugowanie projektu FPGA jest sporo trudniejsze...

[ActiveHDL] - Projekt realizujący sterowanie sygnalizacją świetlną

a nie prościej to napisać z palca w Verilogu/VHDLu? Nie wiem iloma sygnalizatorami masz sterować, ale chyba szybciej to wyjdzie napisać ręcznie...

Wybór układów programowalnych: CPLD czy FPGA dla 32 kanałów PWM?

Witam, Wszyscy główni dostawcy CPLD/FPGA (Xilinx, Altera, LatticeSemi, Actel) oferują darmowe środowiska programistyczne. Niektóre trzeba tylko zarejestrować. W przypadku FPGA raczej nie znajdziesz układu który tolerowałby 5V, w CPLD pozostała chyba tylko seria XC9500XL Xilinxa. Do twojego projektu spokojnie powinny wystarczyć układy CPLD np. MACHXO...

[Verilog] Materiały do modelowania licznika zliczającego w dół w Verilog oraz synteza

witam co do materiałów do veriloga to polecam stronke www.opencores.com można sobie tam ściągnąć całą masę układów napisanych w verilogu, dużo ciekawych artykułów o projektowaniu itd itp sam zobacz, w jezyku polskim nie ma ksiązek do veriloga, mam troche materiałów po angielsku jeśli jesteś zainteresowany daj znać postaram się coś wysłac co do syntezy...

Poszujuję - atrakcyjnych cenowo - płytek FPGA/CPLD - WG podanych kryteriów

Dzięki za wszelką pomoc. Wiem już jak szukać. Sprawdziłem i aż się zdziwiłem jak mało makroceli mój projekt wymaga. Kupno układu FPGA to ostatnia rzecz którą robisz podczas robienia takiego projektu. Najpierw napisz sobie cały projekt w VHDL lub Verilogu i przesymuluj w Modelsimie. W testbenchu możesz umieścic model pamięci SRAM oraz przetworniki DAC...

Jak zacząć z FPGA? Wybór między VHDL a Verilog, zestawy i oprogramowanie

zalezy na co patrzysz, ja mowie o wyskopoziomwym programowaniu (C) i opisie sprzetu(VHDL) oraz o nieskopoziomowym programowaniu (ASM) i opisie sprzetu (schematy,VHDL tez choc i w C mozna robic wstawki asemblerowe wiec jest podobienstwo) Roznica jest taka ze C PASCAL ASM itd to jezyki prograowania a VHDL Verilog to jezyki opisujace sprzet. co do procesora,...

Verilog - Jakie narzędzia i programy do nauki projektowania układów cyfrowych?

Zgadzam się jak najbardziej z kolegami, a ze swojej strony chciałbym polecić książkę - Samir Palnitkar, "Verilog HDL. A guide to Digital Design and Synthesis."

Quartus: Jak przypisać piny I/O w Verilogu i przenieść do Protela?

Witam Mam pytanie dotyczące programu Quartus: - mam projekt w verilogu - w jaki sposób przydziela sie pin'y układu do poszczególnych linii I/O (z veriloga), i w połaczeniu z Protelem: - czy jest jakaś możliwość przeniesienia zaprojektowanego układu, a dokładniej przydzielonych pin'ów z Quartusa do Protela (jako element biblioteki schematic'a) tak aby...

Muzeum polskich półprzewodników i układów hybrydowych

W RWPG istniał ścisły podział na branże i zakres produkcji - polska elektronika miała produkować dość ograniczony asortyment przyrządów półprzewodnikowych stąd ta mizeria w katalogu CEMI i innych firm - jedynym krajem który w RWPG produkował wszystko było ZSRR - to był chyba pierwszy kraj który produkował seryjnie LED na bazie SiC długo jeszcze przed...

Darmowy i prosty parser do VHDL do przetwarzania entity na component

Tak mnie ciekawi: jakbym utworzył projekt Vivado, wstawił do niego kilka plików w VHDL-u (w tym także jakiś zawierający kilka entity), i kazał utworzyć wrapper do tego projektu - co on by zawierał? Może te operacje są na tyle zestandaryzowane, że wynik byłby łatwy do parsowania? Polecenia dla Vivado można podawać w Tcl-u, więc to powinno być proste...

Podsumowanie lat 15 z elektroniką - od migania diodkami po książkę!

Gratulacje za chęć przekazania części wiedzy przelanej w książkę. Takiej książki brakowało mi na studiach, wtedy miałem styczność z FPGA, jako projekt zrealizowałem implementację UART na altera. Pamiętam, że bardzo podobał mi się język Verilog jako dla elektronika. Przed oczami widziałem cyfrowy układ elektroniczny i przelewałem go w kod podczas gdy...

Doświadczenia z mikrokontrolerami CY8CKIT-147 i środowiskiem PSoC Creator

Witam, Faktycznie chyba są zupełnie niepopularne w Polsce, a i w Europie chyba średnio. Miałem trochę do czynienia z PSoC 4, 5 i 6. I powiem tak - niby fajne zabawki, ale trochę to z kategorii "rozwiązanie szukające swojego problemu". Na przykład ten, konkretny kit i PSoC4100, to w zasadzie tylko mało wypasiony M0, który ma na osłodę ma dodane parę...

Lattice Diamond - Problemy z kodem na FPGA LFE5U-12F, brak symulacji

Tylko tak właśnie robią w tutorialu (tyle że nie do PLLa tylko do kontrolera pamięci SDRAM czy jakiejś innej). Poza tym po coś jest ten interfejs graficzny do przypisywania pinów. Bloki PLL mogą się różnić (w konfiguracji wybiera się częstotliwość, rodzaj sygnału wejściowego, itp) więc zakładam że konfiguracja tworzy konkretny blok a nie ogólny komponent...

Doświadczenia z SystemC w projektach amatorskich i profesjonalnych

(..), bo nie mozna napisac calego testbencha w systemC, zawsze topem musi byc hdl, to utrudnia czasem rozne rzeczy i przedewszystkim zmusza do zmian projekt (czesc testujaca) ktory napisalismy np w samym systemc i chcemy teraz "dol" przerobic na hdl. Jeśli dobrze rozumiem to "masz za złe" Activovi, że testbench napisany w systemC nie może tesować top-a...

Kompedium wiedzy na temat CPLD/FPGA

Witam!!! Na wstępie proszę abyście nic nie dopisywali żadnych odpowiedzi do tego tematu. Jak chcesz coś dodać od siebie to proszę o informacje na priva. Dokleję i poinformuje co kto dodał o ile ta informacja będzie coś wnosiła do tego kompendium. Chce wprowadzić taki zabieg aby czytelnicy nie wertowali tego posta co kto dodał. To ma ktoś otworzyć i...

[FPGA][ALTERA] Symulacja ModelSim nie chce zadziałać (megafunkcje)

Tak, dobrze. Polecam jednak czytać błędy, zwykle są tam pomocne informacje :wink: Error: (vsim-3033) E:/workspace_ALTERA/LDPC/main/U2_ZM_... Instantiation of 'lpm_mux' failed. The design unit was not found. To oznacza że nie może znaleźć modułu "lpm_mux". To jest biblioteczny moduł, więc dodaj biblioteke "lpm_ver"....

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Do słowa symulacja zniechęciła mnie uczelnia...nie widząc rzeczywistego urządzenia. jak chcesz, patrzac w rzeczywiste urzadzenie nie widzisz nic ciekawszego niz migajaca Nie wiem co jest grane przy kompilacji pojawia mi się błąd, że outputs are stuck - niektóre pod Vcc a jeden pod GND nie wiedzieć czemu w koncowym raporcie [tej kartce na glownym oknie...

Jak wyodrębnić 4 bity z 8-bitowego słowa w Quartus dla CPLD?

/.../Mam taki problem: generuję blok mający na wyjściu słowo 8bit nie pomoge Ci w tym konkretnym problemie, choc z quartusem pracuje 'od zawsze' nigdy nie uzywalem edytora schematow; mam taka uwage - ludziom zaczynajacym z pogramowaniem fpga czesto wydaje sie, ze mozna stworzyc projekt bez uczenia sie jednego ze standardowych jezykow vhdl/verilog,...

Jak napisać sterownik PWM do LED w VHDL?

Mam taki oto kod:/.../ skompilowalem ten kod i przesymulowalem podzial : natural := 10000000 na jakas mniejsza wartosc, powiedzmy 8, 16 - inaczej trzeba by symulowac sekundy, co trwaloby bardzo dlugo] i moj quartusowy symulator pokazuje, ze ten kod nie dziala tak, jak oczekujesz; przynajmniej tak mi sie wydaje, ale moze sie myle; pytanie, czy masz...

Dlaczego w fabrykach nie stosuje się Arduino tylko PLC?

drobok: " jemu chodzi o to, że jak przywalisz 1kV na pin uC to wyzione swój dym" - a na PLC przezyje :) "żadne urządzenie bez obudowy nie przejdzie testów emc. " - czyli np plyty glowne PC tez testuja w obudowach? ktorych? "Głupotą jest pchanie arduino jeśli ktoś miałby projektować do niego pcb. Bo taniej wyjdzie umieścić uC na tym pcb" - niezgadzam...

Kurs FPGA Lattice MachXO2 w języku Verilog: publikacja w Elektronice Praktycznej i na GitHubie

Chciałbym zaprosić wszystkich zainteresowanych do mojego kursu FPGA Lattice w języku Verilog. W kursie wykorzystujemy FPGA typu MachXO2 z uwagi na jego niską cenę, prostą do lutowania obudowę i duży potencjał w wykorzystaniu na potrzeby hobbystycznych projektów. Kurs jest publikowany w Elektronice Praktycznej, a także dostępny jest na stronie ep.com.pl....

Verilog - Jak zaprojektować sygnalizację świetlną? Bramki logiczne

Czeeść wszystkim. Mam do stworzenia na zaliczenie projekt sygnalizacji świetlnej. Nie jest zawarte, jak bardzo musi być rozbudowana także przypuszczam tradycyjne skrzyżowanie z 4 sygnalizatorami. Jest mi ktoś w stanie pomóc? Ma być to pisane w Verilogu. Podczas zajęć uczono nas tworzyć bramki (przypisania),top i tb, ale potrzebuje logicznego rozłożenia,...

[verilog] [Verilog] Konflikt sterowników dla netu Nextphase przy zboczach HALLA i CLOAK

Witam. Potrzebuję do swojego projektu warunku na zbocza wyjścia If (negedge (input) == 1) begin a <= 1; end Gdy próbuję czegoś takiego: always (at) (negedge HALLA) begin nextphase <= 2; end always (at) (posedge HALLA) begin nextphase <= 5; end i używam tej zmiennej w programie głównym gdzie always (at) (posedge CLOAK) Wywala mi coś takiego:...

[CPLD/FPGA] Wybór płytki CPLD/FPGA do nauki VHDL/Verilog do 300 zł

Witam ostatnio na zajęciach miałem styczność z CPLD i FPGA ,zainteresował mnie ten temat ,wiadomo na zajęciach nie można się pobawić , tylko napisać/ściągnąć program i do widzenia. Dotychczas miałem styczność z stm i avr tam płytka była bardzo tania wiec pomoc w wybraniu płytki była zbędna. Cena do 300 zł. Płytka może być bez zewnętrznych układów typu...

ActiveHDL + Xilinx + ISE WebPack = problem z syntezą fpga

Witam, HDL synthesis - Xilinx ISE/WebPack 9.1 XST VHDL/Verilog Implementation - Xilinx ISE/WebPack 9.1 Family - Xilinx 9x Spartan2 Running XST Synthesis... Please wait... Release 8.2i - xst I.31 Niby napisane o co chodzi - not-available, okej, tylko co zrobić żeby działało? Co ciekawe, ten sam projekt, z tymi samymi ustawieniami syntezuje się na komputerze...

Uruchomienie multi frequency sinewave generator w Altium Designer 6 - jak?

Czesc, Zdaje sie, ze chodzi Ci o symulacje? Jesli wszystko co zrobiles jest w VHDL'u albo Verilogu to nie ma problemu. Dodaj sobie testbench do projektu i prawym klawiszem na drzewku projektow kiknij nad projektem i wejdz do opcji i wybierz sobie symulator a potem jeszcze raz prawy klik na projekcie i wybierz simulation. Jak wszystko jest poprawnie...

Verilog czy VHDL? Czego używacie? Którego się nauczyć?

witam ponoć tak rynek jest rozłożony że europa i azja bardziej preferują vhdla a ameryka veriloga faktem jest jednak że przewagę zyskuje verilog dzięki temu że wspierany jest przez światowego potentata oprogramowania do projektowania układów asic Cadence'a, co daje mu już na wstępie dużego +

Generator sygnału zegarowego o zadanej częstotliwości

To może i ja się pochwalę ? ;) Poniżej wrzuciłem kod w Verilogu generatora DDS. Generacja obejmuje sinus i trójkąt. Przetworniki DAC zrealizowane są w FPGA jako przetworniki sigma-delta generujące sygnał PWM. Projekt przewidziany jest do zestawu Altium Live Evaluation Kit wyposażonego w Spartana 3. Dodatkowo jest możliwość modulacji ASK,FSK i BPSK zadanym...

Układ programowalny zamiast płyty z ttl-ami. Jak zacząć?

Wydaje mi się to najprostsze-"kopiuję" schemat układu bez wnikania w jego funkcje logiczne, pisania tabelek itp. rozrywek niosących ryzyko pomyłki. temat na kilka wieczorow dyskusji; ale postaram sie zamknac a kilku/nastu/ linijkach; :) - rysowanie schematow nie jest wolne od ryzyka pomylki, rowniez trudnej do wykrycia; po polaczeniu ze soba prostokatow...

[CPLD] Projekt enkodera kwadraturowego na XC9572XL - problem z kierunkiem ruchu

To jest Verilog- którego zupełnie nie znam. VHDL- też słabo. Ale: masz pewnie Webpack ISE. Robisz w nim schemat. Generujesz ze schematu plik w w VHDL. Odwrotnie też można- z VHDL do schematu. Tylko nie każ mi przypominać sobie jak to się robi. Na pewno da się- bo robiłem. Ale ponad rok temu.

[FPGA][ALTERA/INTEL] Simulation Waveform - nieoczekiwane stany Unknown Forcing

Po pobieżnym przeglądnięciu kodu nie widzę żeby to w tym module powstały X, musiały raczej "przyjść" z zewnątrz. Robisz symulacje samego modułu PLLR_MAIN? Czy ten moduł jest gdzieś użyty? Plus parę uwag: 1) Ogólnie ten kod nie jest napisany w stylu "FPGA" :wink: Na przykład: [syntax=verilog]always(at)(negedge triger) begin if(reset == 1) begin adres...

[Zlecę] Miernik częstotliwości - język opisu sprzętu XILINX ISE

Za 2tyś za sam program w verilogu do zrobienia (3dni od daty odbioru sprawnego układu i programatora). Z układem awykonalne z tym terminem ;) PS. ja ci poradzę to co kolega wyżej, weź se warunek i zrób se ten projekt na spokojnie, lub zleć go komuś za pół roku z dłuższym czasem to wyjdzie taniej - no chyba że masz stypendium.

Czy studia na EiT są odpowiednie dla pasjonata programowania?

Zależy, CO programować. Jeśli sprzęt, to EiT jest okej, jeśli pisanie zwykłego softu czy gier, lepiej chyba wybrać czystą informatykę. Studiuję 3. rok elektroniki, z programowania miałem parę projektów w C++, kilka laborek i projekt w Javie, do tego pobieżnie przelecona cała masa takich drobiazgów jak HTML, PHP, XML, SQL, ActionScript, JavaScript i...

[Verilog] Jak podłączyć bufory trójstanowe do dwukierunkowej transmisji PS/2 w Verilog?

Cześć wszystkim, mam pytanie odnośnie treści zadania, które postawiono przede mną na studiach. Oto treść: Układ ma odczytywać dołączoną klawiaturę PS/2 i wyświetlać na wyświetlaczu LED naciśnięte klawisze. Ponieważ dostępny jest tylko wyświetlacz 7-segmentowy, rozpoznawać należy tylko następujące klawisze: 1,2,3,4,5,6,7,8,9,0,a,b,c,d,e,f. W przypadku...

general-purpose input/output(GPIO), AXI, Vivado, Verilog

Witam, mam do wykonania moduł GPIO, który następnie muszę podpiąć pod magistralę AXI. Drugą część projektu(AXI) udało mi się wykonać i spiąć w blok IP core, ale problem jest w samym module GPIO. Ten moduł ma mieć specyficzne założenia tj. -konfigurowalna liczba kanałów, -konfigurowalny rodzaj kanału: – wejście, – wyjście, –...

[FPGA] - Kurs VHDL i zestaw do 1000zł dla początkujących

Znaczy ogólnie musisz nieco zmienić myślenie, ja myślałem podobnie zaczynając przygodę z tymi cackami. A więc po kolei - VHDL to język opisu sprzętu, jest uniwersalny i w założeniu przenośny (tj. ten sam "kod mogę odpalić" na układzie firmy Lattice, a potem na układzie od Altery). Zatem ucząc się samego VHDL możesz mieć dowolny zestaw, bo jeśli np....

W jakim języku programujesz?

Widać doświadczenie w Waszych wypowiedziach, podoba mi się praktyczne podejście do tematu. Wybranie tego co pasuje do projektu oraz zespołu to dobra metoda. Być może takie dyskusje jak w tym temacie są niewyczerpalne, ale gdy uczesticzę w takiej rozmowie to jest to okazja do poznania nowych narzedzi oraz różnych rodzajów podejścia do tematu. Poznając...

Komputer na Z80 z VGA by piotr_go

FDD chyba zostawię na wersję w FPGA (o ile powstanie). Wiesz może czy jest dostępny jakiś open core FDC dla FDD 3.5 cala? Szukałem i nie znalazłem. Jak w ogóle z podłączeniem FDD pod FPGA, wyjścia mogą być na 3V3 czy muszą być przez konwerter poziomów? Dla wejść starczą zwykłe rezystory żeby FPGA nie spalić? Rozumiem że większość FDD 3.5 cala nie wymaga...

Wybór FPGA Altera Cyclone i zestawu ZL11PLD dla początkującego - opinie?

/.../duzo bardziej przejrzysty jest dla mnie VHDL/.../ nie mam zamiaru wszczynac wojenki o wyzszosc jednych swiat nad drugimi; Bog i Historia nas rozsadzi; :) ale swoje powiem ... w vhdl przeszkadza mi maniakalne sprawdzanie zgodnosci typow, niepotrzebne a uciazliwe przy projektowaniu wspolczesnego hardware; i z jakichs powodow w verilogu lista plikow...

Analizator widma audio na FPGA

W ramach zabawy z układami FPGA zrobiłem mały analizator widma sygnału audio, publikuje kod gdyby ktoś szukał inspiracji na prawdziwy analizator z kolorowymi słupkami ledów itp. Pierwotnie w planach miałem zastosowanie pasków kolorowych diod led WSxxxx ale jako że bardziej mnie interesuje pisanie w VHDL niż kolorowe światełka skończyło się na prostym...

LiveDesign Evaluation Kit z Xilinx Spartan-3 do nauki VHDL i Verilog za 450 zł?

Tuzi, Mozna sobie samemu na szybko zrobic CODEC i podlaczyc to do dowolnej plytki. Albo mozna kupic sobie development kit z jakims codec'iem i podpiac to do FPGA. Ja ostatnio robilem to jako czesc wiekszego projektu i do prototypu zmontowalem sobie mala plytke z CS4270 i przez I2S mialem dostep do ADC i DAC z FPGA. Fajna zabawa a ten Spartan 1000 jest...

[Wykonam] Projekt na układach programowalnych - Altera

Witam, W całości (kompleksowo) lub częściowo zaprojektuję urządzenie w oparciu o układy programowalne CPLD, FPGA firmy Altera (lub inne). - realizacja logiki poprzez opis sprzętu w języku Verilog, Vhdl lub Ahdl. - opracowanie schematu elektrycznego całości urządzenia oraz płytki drukowanej (PCB) wraz z dokumentacją do produkcji o dowolnej ilości warstw....

Błąd Multi-source w module SPI na sygnale busy w projekcie Spartan-3A. Jak naprawić?

g.d, przyjmij reke na zgode ... swieta w koncu :) przyznaje sie do 'splycania' tematu; Ojej, może nie jestem aż taki groźny, to było tylko w kwestii mojego wcześniejszego postu. Przyjmuję rekę na zgodę nie tylko na święta. :D ja przez cale swoje zawodowe zycie robie hardware i dlatego 'odruchowo' patrze na kod rtl z punktu widzenia tego, jak to zrealizuje...

[Studia]Stworzyć mikroprocesor na elem. log. i wgrać na FPGA

Z mojej wiedzy to tyle. Dodam jeszcze, że 99% materiałów jakie znajduje o mikroprocesorach omawia dość dokładnie jak one działają jednak nie omawia ich budowy oraz reguł tejże budowy z elementów logicznych. Tak więc jeżeli macie jakieś materiały mi przydatne, proszę dajcie znać. Nie wiem gdzie szukałeś na temat tych procesorów . Chyba w Nasa. ;) Ale...

Jak podłączyć diody LED do Altera DE2-70 przez expansion header?

Witam, Na zajęciach z techniki cyfrowej mam projekt dotyczący świateł drogowych. W tym projekcie używam 6 sygnalizatorów drogowych i 4*2 pieszych. W celu lepszej prezentacji (aktualnie do wyświetlania wyniku używam 7-segmentowych wyświetlaczy i nie za bardzo to widać na pierwszy rzut oka) chciałem zbudować prostą makietę przedstawiającą to skrzyżowanie....

Jaki mikrokontroler wybrać do...?

Intel, Siemens, Philips, Toyota, czy General Electric. Intel jest właścicielem niemal wszystkich praw do architektury i oznaczeń z cyklu 8051, więc zawsze będzie zainteresowany sprzedażą licencji. Philips w elektronice już nie istnieje. Toyota w elektronice nie istnieje. General Electric w elektronice nie istnieje. Do tego jest taki mały niuans, Digital...

Mikrokontroler vs FPGA: Którą technologię wybrać do projektu?

Moze nie znam sie na temacie i nie mam tyle doswiadczenia jak poprzednicy, ktorzy sie tu wypowiedzieli ale aktualnie pracuje ze Spartanem3, wczesniej bawilem sie ATmega128 i wyciagnelem troche wnioskow. Ch.M.: z wiedzy matematycznej programujacego ale takze poziomu jego doswiadczenia z jezykiem w ktorym kodujemy. Zwykly programista postawiony przed...

Jak zmusić Quartusa do użycia clock enable w przerzutniku D?

witam, tony i JA - dzieki za odpowiedzi, za dlugi i wyczerpujacy wyklad o taktowaniu. Co do projektu, to ja nad niczym konkretnym nie pracuje, pisze sobie male kawalki, albo sciagam z sieci przyklady, troche modyfikuje. Glownie patrze na to, co z mojego projektu zrobil Quartus, jak rozmiescil logike, jak moge wplynac na proces syntezy i polozenie bramek....

Jakie zasoby CPLD/FPGA dla 3 rejestrów 512-bit i 64 komparatorów 8-bit?

Z oszacowaniem nie ma problemu. Napisz projekt a potem dobierasz sobie układ. Tak się zawsze robi. I nie zastanawiaj się nad tym czy CPLD czy FPGA. Najpierw opisz strukturę tego co potrzebujesz w językach z grupy HDL(VHDL czy verilog) podaj syntezie w jakim środowisku Quartus (altera)czy ISE (xilinx) i otrzymasz konkretną odpowiedź czego potrzebujesz....

Jak zaimplementować 16-bitowy CRC-CCITT w Xilinxie? Szukam schematu logicznego

Dobrzy ludzie pomóżcie, potrzebuje do projektu w Xilinxie wstawić układ obliczający 16 bitowy kod CRC-CCITT (równanie x^16 + x^12 + x^5 + 1) dla danej ramki. W tym temacie jestem totalnym lajkonikiem, ale może ktoś mnie poprawi jak jakas bzdure napisze. CRC-CCITT jeszcze nie potrzebowalem, ale w analizatorach sygnatur i generatorach psedolosowych i...

Czy XUP USB-JTAG Progr. Cable jest potrzebny do FPGA Spartan 3?

język opisu sprzętu zawsze będzie językiem opisu sprzętu, a nie C++ Dave_PL nie miał tego na myśli. Ale przy dużych systemach brakuje po prostu zwykłych typedef, struktur znanych chociaż z C, które wprowadza standard Verilog-2005 razem z rozszerzeniem SV. SystemVerilog to nie tylko HDL( Hardware Description Language ), ale także HVL ( Hardware Verification...

[VHDL] Jak zamienić współrzędne wektora ruchu piłeczki w Arkanoidzie?

Dobrze myslisz ale zrób tak wtedy będziesz miał poprzednią wartość x, y jak i bieżącą x' = ay + bx y' = ax + by [syntax=vhdl]variable x_vec : integer := 2; variable y_vec : integer := 1; variable x_vec_tmp : integer; variable y_vec_tmp : integer; variable y' : integer; variable x' : integer;[/syntax] tu akurat musisz założyć że a i b są stałymi. Zmieniają...

ALTERA Cyclone III - Karta graficzna - nakładanie się danych do zapisu z danymi

jaką sugerujesz zmianę /.../ jesli chodzi o sam automat, ktory 'przelacza' odczyt i zapis, to zrobilbym to jakos tak: [syntax=verilog] module sram_read_write #( parameter ADR_W = 9, DAT_W = 8 ) ( input clk, input rst_n, input mcu_wr, input [ADR_W-1:0] mcu_adr, input [DAT_W-1:0] mcu_data, output reg [ADR_W-1:0] sram_adr, inout [DAT_W-1:0] sram_data,...

Jak zaprojektować koprocesor arytmetyczny dla 8051? Początki i wskazówki

Aaaale sie offtop zrobil :P Implementacja rdzenia '51 nie jest zadaniem skomplikowanym, wystarczy wujka google zapytać. Istnieją gotowe przykladowe rdzenie w postaci modulow w jakims HDLu. Wypada tylko znać dany HDL, zeby wiedzieć co dalej juz po zaimplementowaniu rdzenia. Komplikacja jest tylko w wymysleniu logiki do operacji arytmetycznych na floatach...

[verilog] Implementacja resetu dla czerwonych świateł w symulacji drogowej

Kurcze a jak dodać silnik stanów do tego projektu jak pisałeś ? Dodano po 5 A jak mogłby wyglądać else if z czerwonym światłem gdzie pod koniec zapalać się żółte? Ogólnie dziękuje bardzo za pomoc, ciekawe, czy podzielicie sie ze mna ocena z klasowki; macie tu nieco inne podejscie do tematu, z komentarzami 'co i dlaczego', niestety tylko idea, nie gotowiec,...

[Praca] Inżynier Elektronik w Optel Sp. z o.o. we Wrocławiu - Xilinx, ARM, VHDL

32- letnia firma, laboratorium badawczo - rozwojowe Optel Sp. z o.o. (optel.pl) z siedzibą we Wrocławiu, poszukuje:   Inżyniera Elektronika na stanowisko konstruktora specjalistycznych innowacyjnych urządzeń elektronicznych wymagania:   - wykształcenie wyższe ELEKTRONICZNE - znajomość hardware'u i software'u mikrokontrolerów z rodziny Xilinx, Spartan3,...

Płytka IO do DE0-NANO by piotr_go / Minimig

Tak poza tematem płytki - próbowałeś może kiedyś podłączyć pod de0-nano kamerkę ov7670? Obecnie się tym zajmuję i jestem na etapie, na którym udało mi się wyrzucić "coś" (kolorowe szumy, które jednak zmieniają się przy np. przyłożeniu palca do kamerki) na monitor. W internecie są przykłady dla np. de1 czy de2 ale w verilogu plus używane są tam IP altery,...

Xilinx ISE Design Suite - Błędne wyniki testbench licznika do 3

na pewno sprawdzę to na oscyloskopie jeżeli będę mieć okazję ponieważ sam niestety nie mam Spartana na którym próbuję ten projekt uruchomić. Wracając do pierwotnego zagadnienia z tego tematu, rozwiązałem problem testbencha, choć nie wiem czy tak może być (wyniki mam dobre): [syntax=verilog] `timescale 1ns / 1ps module licznik_tb(); reg WE_licz; reg...

Verilog - układ obliczający wynik wyrażenia cos x

Witam, Jesli mozesz uzyc VHDL to polecam (i uzywam) biblioteke do operacji stalo przecinkowej fixed_pkg. Na stronie rowniez znajduje sie package z operacjami zmiennoprzecinkowej float_pkg(sprawdzalem mnozenie i dodawanie - dziala). Bardzo latwo sie tego uzywa, dziala, duzo mozliwosci parametryzji (szerokosz danych, dokladnosc obliczen). Biblioteka weszla...

Sterownik wyświetlaczy LED na układzie FPGA - miniprojekt

Cała kwestia zależy od tego jak duży jest twój projekt. Syntezując napisany układ otrzymasz wyniki ile zajmie on przerzutników, bramek, LUT'ów, DCM'ów, BlockRamów itd. Tak jak już wyżej napisano, jeżeli MachXO2 to małe FPGA, to prawdopodnie kod pisany na ten układ pojdzie na praktycznie każdym spartanie. Dla rodziny Spartan 3 w tym [url=www.xilinx.com/support/documentatio...