projekt verilog

[Zlecę] Projekt wyzwalacza fpga verilog pod płytke Tang Nano 9K spi

Ostatnie pytanie czy sygnał sys_rst_n ma być połączony pod któryś z przycisków czy jest zewnętrznym sygnałem z układu?

Verilog - generacja krótkiego impulsu po opadającym zboczu

Robisz synchroniczną detekcję zbocza i odliczanie timeoutu jakimś długim rejestrem w momencie ustawienia stanu wysokiego. Jak timeout minie - ustawiasz na zero. IIR raczej nie nie znajdzie tu zastosowania. BTW - co to za projekt docelowo ma być jeśli mogę spytać?

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Symulacja wyświetlacza 7-segmentowego w Quartus II - krok po kroku

2.Wybrałem w nowym projekcie Block diagram/schematic files jesli mozesz, to 'przelacz' sie na vhdl/verilog, rysowanie schematow to wymierajacy sposob, nie dosc, ze - wbrew pozorom - bardziej uciazliwy i pracochlonny, to jeszcze nieprzenoszalny z narzedzia na narzedzie, verilog jest na tyle latwy, ze by zrobic cos prostego jak Twoj projekt wystarczy...

[Verilog] - Prośba o wyjasnienie dwóch komunikatów

"Net TEST appears to be an unidentified clock source. Assuming default frequency." wklej kod; "że sygnał SYS_CLK jest wykorzystywany jako zegar ale nie określiłem go jako zegar" kompilator rozpoznal, [always (at)(negedge SYS_CLK)], ze sygnal uzywany jest jako zegar, ale nie znalazl deklaracji, ze SYS_CLK jest zegarem; na projekt sklada sie opis funkcji,...

Mikrokomputer COBRA 1

No i jest kolejna Cobra 1 w FPGA Projekt będzie miał ogromne walory edukacyjne i praktyczne , nie mogę się doczekać kodu w Verilog , oczywiście obficie skomentowanego :) pz

Generator DDS na FPGA

http://obrazki.elektroda.pl/4339422600_1... To moja trzecia konstrukcja na FPGA ;) pierwszy był trywialny zegarek na kilku licznikach, a potem prosty kalkulatorek dodający dwie liczby. Tak więc proszę o konstruktywną krytykę i porady, co by tu można jeszcze ulepszyć. FPGA ciekawi mnie już od jakiegoś czasu, ze względu na to, że można...

Sterownik wyświetlaczy LED na układzie FPGA - miniprojekt

http://obrazki.elektroda.pl/9739526800_1... Witam Koleżanki i Kolegów! Jak zwykle projekty, które prezentuję tak i ten w stylu pająka - bo projekt prototypowy. http://obrazki.elektroda.pl/7457069600_1... Na zdjęciu od lewej: Zestaw LCMXO2-7000HE-B-EVN wykorzystywany jako programator, płytka prototypowa z układem MachXO2-256...

[VERILOG] Xilinx Spartan 3 - Błąd syntezera przy projekcie zegara szachowego w Verilog

Witam, W ramach projektu na uczelni muszę zrobić zegar szachowy, który będzie odliczał od maksymalnie 99minut 59sekund. Projekt realizowany na ISE 13.4 oraz płytce ewaluacyjnej Spartan3 W związku z tym tworzę złożony moduł składający się z 4 liczników BCD ( trzech modulo 9 i jeden modulo 5), które mają możliwość ustawienia wartości początkowej. Poniżej...

[verilog] Projekt verilog

Witam Aktualnie pracuje nad projektem w języku verilog i niestety nie mogę sobie z nim poradzić Bardzo proszę osobę, która się zna na tym o kontakt Szczegółowe informacje na gg 4559383 lub tel 793677882

Verilog - SPI z automatycznym zatrzaskiem, przesunięcie bitów w prawo

Ogólnie ten moduł SPI ma zapewnić wyjście równoległe dla 24 bitów danych, które wysterują sterownik wyświetlacza 7-segmentowego multipleksowanego. Za niedługo pokażę cały projekt na elektrodzie.

Procesor 8051 w Verilog - błąd inout (bidir) w Quartus, jak rozwiązać?

Projektuje procesor 8051 w programie Qartus Verilog. Procesor jest w polowie gotowy jednak pewna sprawa nie pozwala mi ukonczyć nad nim pracy. Mianowicie program po skompilowaniu wyrzuca mi błąd dotyczący funkcji inout (bidir). Problem polega na tym ze układ nie moze wykonac funkcji odczytu i zapisu na jednym porcie (wyrzuca bład przy syntezacji). Bardzo...

[Praca] Inżynier Elektronik w Optel Sp. z o.o. we Wrocławiu - Xilinx, ARM, VHDL

32- letnia firma, laboratorium badawczo - rozwojowe Optel Sp. z o.o. (optel.pl) z siedzibą we Wrocławiu, poszukuje:   Inżyniera Elektronika na stanowisko konstruktora specjalistycznych innowacyjnych urządzeń elektronicznych wymagania:   - wykształcenie wyższe ELEKTRONICZNE - znajomość hardware'u i software'u mikrokontrolerów z rodziny Xilinx, Spartan3,...

Podsumowanie lat 15 z elektroniką - od migania diodkami po książkę!

Gratulacje za chęć przekazania części wiedzy przelanej w książkę. Takiej książki brakowało mi na studiach, wtedy miałem styczność z FPGA, jako projekt zrealizowałem implementację UART na altera. Pamiętam, że bardzo podobał mi się język Verilog jako dla elektronika. Przed oczami widziałem cyfrowy układ elektroniczny i przelewałem go w kod podczas gdy...

Wymiana doświadczeń i pytania ogólne dotyczące mikrokontrolerów – hydepark

nieprawda Oczywiście, znani aktorzy przecież głos za półdarmo podkładają... Znanych aktorów to można za kilkadziesiąt złotych w teatrze oglądać. Polecam przejrzeć repertuar warszawskich teatrów. Za takie podkładanie samego głosu milionów nie dostają. Raz że to nie Hollywood, dwa że to nic trudnego nagrać jakiś tekst. Nie zdziwiłbym się jakby robili...

Kompilator Verilog do *.exe na Windows bez dodatkowych narzędzi

Czy zna ktoś może kompilator Veriloga, który skompiluje mi projekt do postaci *.exe? Coś jak GHDL tylko dla Veriloga. Chodzi o to, żeby przekazać innym model wykonywalny pod Windowsem bez konieczności instalacji dla nich narzędzi.

Jak dodać bibliotekę virtex2p w Active HDL dla Virtex II Pro?

Witam, Mam do uruchomienia pewien projekt w Active HDL, w którym muszę dołączyć bibliotekę virtex2p (Design -> Settings ->Verilog -> Verilog libraries). Pomimo ze mam zainstalowane Xilinx ISE nie widzę tej biblioteki. W jaki sposób mam dograć brakującą bibliotekę? Skąd mogę ją ściągnąć? Dopiero zaczynam zabawę z FPGA i Active HDL więc prosze o wyrozumiałość...

general-purpose input/output(GPIO), AXI, Vivado, Verilog

1. Czy układ realizujesz w jakimś konkretnym FPGA? Z kontekstu wynika, że to jakiś Zynq, ale podaj konkretnie co to za układ. 2. W jaki sposób sprawdzasz czy Twój projekt działa? Wgrywasz go do FPGA i testujesz go w sprzęcie? Używasz ChipScope? Używasz symulacji? 3. Gdy kanał wyjściowy/PWM jest podłączony do PL, nie można wpisać wartości za pomocą AXI....

Verilog - Jak zaprojektować sygnalizację świetlną? Bramki logiczne

Czeeść wszystkim. Mam do stworzenia na zaliczenie projekt sygnalizacji świetlnej. Nie jest zawarte, jak bardzo musi być rozbudowana także przypuszczam tradycyjne skrzyżowanie z 4 sygnalizatorami. Jest mi ktoś w stanie pomóc? Ma być to pisane w Verilogu. Podczas zajęć uczono nas tworzyć bramki (przypisania),top i tb, ale potrzebuje logicznego rozłożenia,...

Jak zacząć z FPGA? Wybór między VHDL a Verilog, zestawy i oprogramowanie

zalezy na co patrzysz, ja mowie o wyskopoziomwym programowaniu (C) i opisie sprzetu(VHDL) oraz o nieskopoziomowym programowaniu (ASM) i opisie sprzetu (schematy,VHDL tez choc i w C mozna robic wstawki asemblerowe wiec jest podobienstwo) Roznica jest taka ze C PASCAL ASM itd to jezyki prograowania a VHDL Verilog to jezyki opisujace sprzet. co do procesora,...

Jaki mikrokontroler wybrać do...?

Intel, Siemens, Philips, Toyota, czy General Electric. Intel jest właścicielem niemal wszystkich praw do architektury i oznaczeń z cyklu 8051, więc zawsze będzie zainteresowany sprzedażą licencji. Philips w elektronice już nie istnieje. Toyota w elektronice nie istnieje. General Electric w elektronice nie istnieje. Do tego jest taki mały niuans, Digital...

Układ programowalny zamiast płyty z ttl-ami. Jak zacząć?

Wydaje mi się to najprostsze-"kopiuję" schemat układu bez wnikania w jego funkcje logiczne, pisania tabelek itp. rozrywek niosących ryzyko pomyłki. temat na kilka wieczorow dyskusji; ale postaram sie zamknac a kilku/nastu/ linijkach; :) - rysowanie schematow nie jest wolne od ryzyka pomylki, rowniez trudnej do wykrycia; po polaczeniu ze soba prostokatow...

Jak stworzyć projekt w Protelu DXP z plików VHDL z opencores.org?

Rzecz ma sie calkiem prosto. W wielkim i niedoskonalym skrocie mowiac : Z programowaniem w VHDL czy Verilogu jest prawie tak samo jak z pisaniem w asemblerze, Basiku czy C. Z ta jednak roznica ze efektem programu napisanego w C czy ASM jest plik stanowiacy program wedlug ktorego procesor postepuje z danymi. Wynikiem programu napisanego w VHDL czy Verilog...

LiveDesign Evaluation Kit z Xilinx Spartan-3 do nauki VHDL i Verilog za 450 zł?

Szukam jakiejs plytki na ktorej moglby sie dalej uczyc VHDLa i Veriloga nie tylko przy symulacjach. Dodatkowo powiem ze chcialbym cos so moze mi sie przydac do pracy dyplomowej: Stworzenie syntezowalnego kodu up 80251 w jezyku VHDL. Mam mozliwosc zakupu tej plytki za 450zl. Czy oplaca sie? Czy moze za ta cene mozna kupic cos sensowniejszego? Jedna wersja...

ALTERA Cyclone III - Karta graficzna - nakładanie się danych do zapisu z danymi

Witam serdecznie, Zawsze fascynowały mnie karty graficzne i stosunkowo niska cena monitorów LCD w stosunku do możliwości. Patrząc na rozmaite wyświetlacze LCD, dedykowane do mikrokontrolerów wyszedłem z założenia, że przekątne mają niewielkie a cena jest z kosmosu. Często wychodzi że było by taniej kupić stary monitor LCD za 100zł niż kolorowy LCD 7"....

UART: PC nie odbiera bajtu z FPGA Spartan, Verilog - co poprawić?

Witam. Mam pewien projekt do napisania. UART. Niby prosta sprawa. module rs232(CLK, RS_TX, SEND, CLK_TX); input CLK; output reg RS_TX; input wire SEND; output reg CLK_TX; reg [13:0]cnt_tx = 0; reg [3:0] cnt_tx2 = 0; reg [8:0]frame = 9'b011000110; reg frameEnd = 1'b0; reg sendFrame = 1'b0; reg frameSend = 1'b0;...

Jak zacząć naukę AHDL z użyciem Cyclone II i Quartus II?

Ponieważ pracuje a raczej będę pracować przede wszystkim na układach altery. Do tego, słyszałem ze to nowocześniejszy i prostszy język. Verilog i VHDL to jednak juz całkiem wiekowe sprawy, choc maja o tyle przewagę że są "uniwersalne" :D Trochę w międzyczasie czytałem na te tematy. Sprawa wygląda tak, że "uczę się" tego fachu na uniwerku, choć słowo...

Jak zaprogramować uC do prostych funkcji logicznych?

No a mają one możliwość generowania kodu dla opisu za pomocą grafu ? Są darmowe narzędzia, które przekształcają graficzny graf (kółka, strzałki etc) na pełny opis HDL jako FSM (Finite State Machine), jest tego pełno. Ja tam preferuje ręczny coding maszyny. Jeśli chodzi o uC to mają większe możliwości gdy idzie o rozbudowę softu, dodanie jakiś skomplikowanych...

VGA generator w Verilog na FPGA 50MHz – monitor nie wykrywa sygnału, ekran uśpiony

Asynchroniczny reset to można jedynie do symulacji dać. W przypadku rzeczywistych projektów lepiej dać reset synchroniczny.

ise-projekt w VHDL, komponent w verilogu, black box

za malo informacji by wiarygodnie podac przyczyne problemu, wyglada na to, ze verilog kod <gsramv_64_512_16bf> to wrapper do jakiejs pamieci, ktora w zamysle autorow ma byc wygenerowana przez coregen ise i tej pamieci Ci brakuje, stad masz 'black-box'; ------------ Niestety oni tylko ten kod symulowali prawdopodobnie nikt sie nawet nie wysilal,...

[Verilog] Modyfikacja kodu skaler HQ2X - zdalna pomoc w przeróbce dla projektu FPGA

Teoretycznie ten kod był użyty w konsoli i działał poprawnie. Tutaj więcej informacji: http://fpganes.blogspot.com/2013/02/the-... Chyba jest jednak troszkę inaczej niż myślałem bo nie uwzględniłem że po zboczu zegara przy i =3 Next1 będzie miało wartość Next2 ale i będzie miało już wartość 0, czyli cykle porównań...

[Zlecę] Projekt Verilog (FPGA) - Higrometr z wyświetlaczem. Prosta symulacja.

Witam, potrzebuje pomocy, przy napisaniu krótkiego programu z testem w języku Verilog w programie ISE Design Suite - Xilinx. Mam taki temat projektu: Higrometr z wyświetlaczem siedmiosegmentowym dwucyfrowym. Ogólne założenie jest takie żeby układ pobierał z czujnika wartość wilgotności powietrza i wyświetlał w procentach na wyświetlaczu. Dodam, że nie...

Dodatkowe impulsy w symulacji CPLD EPM3064ATC44-10 w Quartus II

pomimo tego że licznik jest synchroniczny to i tak pojawią się hazardy problem nie w liczniku czy dekoderze, te kawalki wygladaja na napisane poprawnie, masz klopot, bo wejscia zegarowe rejestrow D polaczyles z wyjsciami ukladu kombinacyjego; to jest wlasciwie wbrew 'zasadom sztuki'; jesli bedziesz w stanie opisac co chcesz uzyskac tak, bym to zrozumial,...

machxo2/verilog - nie działają połączenia wire między licznikami - początkujący

Podobnie zachowywal sie taki kod: tez chcialbym zrozumiec ... oba przyklady powyzej sa funkcjonalnie identyczne , verilog jako default przyjmuje, ze sygnaly sa wire, jesli nie zadeklarujesz inaczej: "`default_nettype none"; dla samej nauki veriloga te 'wpadki' nie maja wiekszego znaczenia, zachowanie ktore opisujesz wydaje sie specyficzne dla konkretnej...

Jak stworzyć linię opóźniającą na carry chain w Spartan 6?

Jaki tego jest sens? Znowu się komuś chce mierzyć krótkie impulsy, czasy trwania opóźnień? Dobra, whatever... Nowy projekt do wyboru: VHDL/Verilog: -Klikasz w ISE na żółtą żarówę -VHDL/Verilog -> Device Primitive Instation -> Spartan-6 -tam znajdziesz całą listę prymitywów FPGA, w bloku CLB CARRY4 -ściągasz bogatą dokumentacje do Swojego Spartan'a (bez...

Demokratyzacja procesu projektowania układów

No właśnie to stwierdzenie "czy się do tego nadajesz" to niestety sprawdzeniem tego musi być gotowy chip, gdyż darmowe narzędzie to nić innego metodologia wielostopniowej konwersji bloków IP na poziomie RTL najczęściej jest to Verilog (które możesz uruchamiać w układach FPGA), do pliku wynikowego GDSII, niewiele ma to wspólnego z profesjonalnym narzędziem...

Opinie o układach Actel APA075 w projektach FPGA/VHDL - czy warto?

Przypisania blocking i non-blocking wystepuja w Verilogu, ale nie wystepuja w jawnej postaci w VHDL. sekwencje zapewnia sie albo przez uzycie instrukcji "after" lub przez stosowanie FSM ( automatu skonczonego) w uzasadnionych przypadkach. Przypisania wewnatrz procesow maja charakter blocking w tym sensie, ze tylko ostatnie przypisanie do sygnalu ujawniane...

Zaprojektowanie iteracyjnego komparatora dwóch liczb 8-bitowych od bitów młodszych do starszych

A może tak więcej szczegółów? W jakiej postaci ma być projekt: schematu, opisu w VHDL/Verilog lub jeszcze inny.

Doświadczenia z SystemC w projektach amatorskich i profesjonalnych

Dzieki za wskazówki. Hmm z tego co zrozumiałem to SystemC jest dedykowany do pisania testbenchy;). A co z blokami do syntez ? Nadal królują VHDL i Verilog ? Jakie języki opisu sprzętu mają przyszłość ?

Błąd Multi-source w module SPI na sygnale busy w projekcie Spartan-3A. Jak naprawić?

g.d, przyjmij reke na zgode ... swieta w koncu :) przyznaje sie do 'splycania' tematu; Ojej, może nie jestem aż taki groźny, to było tylko w kwestii mojego wcześniejszego postu. Przyjmuję rekę na zgodę nie tylko na święta. :D ja przez cale swoje zawodowe zycie robie hardware i dlatego 'odruchowo' patrze na kod rtl z punktu widzenia tego, jak to zrealizuje...

[verilog] Różnice między modułami VHDL i Verilog w obsłudze VGA na Spartan3e?

/.../ Dlaczego to nie chce ruszyc tylko z poziomu Veriloga to raz a dwa zauwazylem ze swieca mi sie dwie diody na plycie, których nie ma w ogóle uwzglednionych w strukturze po raz - jesli faktycznie tak jest, to masz na 90% bajzel w przypisaniach pinow, ustawieniach itp, innymi slowy jesli kod dziala otoczony wrapperem, ktory laczy jedynie 1:1 wejscia...

Układ cyfrowy do wykrywania sekwencji 1212 w ciągu cyfr czwórkowych – jak zaprojektować?

Zaprojektować układ wykrywający w wejściowym ciągu cyfr czwórkowych zadaną sekwencję 1212. Po wykryciu na wyjściu powinna pojawić się jedynka. AI: Czy układ ma być synchroniczny (z zegarem), czy asynchroniczny? Synchroniczny AI: W jakiej technologii lub formie ma być przedstawiony projekt (np. bramki logiczne, schemat blokowy, opis w VHDL/Verilog, układ...

Jak zaprojektować cyfrowy obwód do komunikacji I2C-bus? Od czego zacząć?

chcialbym zaprojektowac cyfrowy /.../ Od czego powinienem zaczac? skoro piszesz na te grupe, to zakladam ze interesuje Cie kontroler i2c w jakims fpga/cpld; ja bym polecal taka sekwencje dzialan: 1.instalacja jednego z 2 najpopularniejszych programow do programowania fpga ise lub quartus, [jak wszyscy stali bywalcy grupy wiedza moim typem jest quartus]...

WARP-V: Generator rdzenia procesora RISC-V obsługujący ISA MIPS

https://obrazki.elektroda.pl/3545666900_... Jeśli pracowałeś kiedyś nad otwartymi rdzeniami procesora RISC-V ISA, istnieje duża szansa, że ​​natknąłeś się na WARP-V. Dla początkujących WARP-V to po prostu generator rdzeni procesora RISC-V napisany w TL-Verilog (Transaction-Level Verilog), który obsługuje nie tylko RISC-V,...

Jak zacząć z FPGA EPF84282A i MAX+plus II 10.2? Szukam prostego projektu LED

Skoro jestes w stanie docenic potrzebe poznania ukladow PLD, to zapewne miales juz do czynienia z projektowaniem ukladow cyfrowych. Nie wazne jest czy byl to Verilog czy VHDL czy tez proste laczenie bramek przy pomocy jedynie zdrowego rozsadku. Wazne jest by wiedziec o co w cyfrowce chodzi. IMHO kazda ksiazka ma zady i walety, ale przeczytac nigdy nie...

Darmowy i prosty parser do VHDL do przetwarzania entity na component

Że tak nieśmiało się zapytam: Autor używa może XILINX ISE? W nim, po zaznaczeniu w projekcie pliku opisującego działanie jakiegoś entity (plik vhdl/verilog) w menu poniżej, w opcjach, w "Design Utility" jest opcja "View HDL Instantiation Template", która produkuje plik z zawartością jakiej chyba chce, tzn. pełny opis komponentu na podstawie entity i...

Język programowania do nauki DSP i FPGA – VHDL czy inny? Polecana literatura

Obecnie najpopularniejsze są: VHDL oraz Verilog. Osobiscie polecam Ci VHDL i środowisko do pisania i symulacji firmy Xilinx, mają darmową wersję Ise Webpack która wystarczy dla początkujących. Warto dodać iż w symulacjach Post Fit lub Post map(rout) uwzględniane są czasy propagacji dla danych modelów chipów FPGA lub CPLD. Dla czego VHDL? Moim skromnym...

Ile średnio zarabia junior, mid i senior FPGA DESIGN ENGINEER?

np.: ... Szukam FPGA Engineer Branża: Finanse - Platforma tradingowa Projekt: Tworzenie urządzeń sieciowych - Host system via PC Tech: Verilog Stawka: 25- 35K PLN Podsumowanie oferty: https://youtu.be/w8DoKGJyx_Q Czy jest to coś, co mogłoby Cię zainteresować? Pozdrawiam

Moduły Sipeed Tang Nano/Gowin FPGA - wymiana doświadczeń, dyskusja techniczna

Wg mnie najlepiej uczyć się poprzez wykonywanie projektów, zacząć od prostych a potem je rozbudowywać. W sieci jest mnóstwo informacji, poradników kursów itp. Nie jestem w stanie wskazać jakiego jednego konkretnego który uważałbym za najlepszy. Dobra książka o VHDL lub Verilog też nie zaszkodzi. Osobiście piszę w VHDLu, chociaż gdybym dzisiaj jeszcze...

[FPGA] ISE WebPack i Embeded zasady licencji, częstotliwość

Sytuacje mam taką: chce odpalic projekt na XC6SLX150 - czego potrzebuję? Jaki projekt? Wybierz narzędzia, które Ci odpowiadają do realizacji konkretnego zadania: ISE WebPACK - darmowe narzędzia do implementacji logiki, rozmieszczanie i analiza(PlanAhead), symulacja (Isim) i gotowe Xilinx'a IP Core'y (CoreGenerator, część z nich darmowa). Reszta narzędzi...

Dlaczego localparam/parameter w Verilogu nie działa z wartością 26'd25000000?

Analogiczny preskaler w VHDLu przy użyciu constant działa bez problemów. O co tu może chodzić? Czego używasz i co się dzieje dokładnie ? Wspiera Verilog-2001 ? Co Ci wysyła krzaki, syntezer czy opis (projekt HDL) ? Bo jak to drugie, to masz skopane coś w opisie, problem z używaniem czegoś, zrozumieniem tego i zastosowaniem, bez więcej szczegółów trudno...