symulacja quartus

Jak zmienić domyślny czas symulacji na 5us w Quartus?

Processing->Simulator Tool tu ustawia sie parametry biezacej sesji; Tools->Options for Waveform Editor a tu wlasnie 'domyslnosci'; a skoro juz jestesmy przy ustawieniach domyslnych, to przegladnij wszystkie narzedzia w tools->options , pewnie znajdziesz cos jeszcze, co chcialbys zmienic; ja zawsze po nowej instalacji ustawiam sobie takie rzeczy: odznaczam...

Symulacja wyświetlacza 7-segmentowego w Quartus II - krok po kroku

Witam Na stronie Altery znajdziesz sporo materiałów które pomogą Ci nauczyć się podstaw obsługi Quartusa. Poniżej link. http://altera.com/education/univ/materia... Pozdrawiam

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Generator 3-bitowy na przerzutnikach JK - błędy w symulacji Quartus

Witam, nie wiem czy zakładam temat w dobrym miejscu (jakby co to sory jestem tu nowy). Otóż mam problem z realizacją generatora 3 bitowego mającego generować następującą sekwencję na liczbach binarnych: 0,2,4,6,7. Generator zrobiłem na przerzutnikach JK (synchronicznych) . Zrobiłem projekt graficzny w Quartusie, kompilacja poszła bez problemów niestety...

Dodatkowe impulsy w symulacji CPLD EPM3064ATC44-10 w Quartus II

pomimo tego że licznik jest synchroniczny to i tak pojawią się hazardy problem nie w liczniku czy dekoderze, te kawalki wygladaja na napisane poprawnie, masz klopot, bo wejscia zegarowe rejestrow D polaczyles z wyjsciami ukladu kombinacyjego; to jest wlasciwie wbrew 'zasadom sztuki'; jesli bedziesz w stanie opisac co chcesz uzyskac tak, bym to zrozumial,...

Jak ustawić plik wejściowy do symulacji w Quartus II?

Witam Napisałem mały projekt w VHDL korzystając z kompilatora Quartus II. Skompilowało się bez błędów. Następnie chciałbym przesymulować i jak wybieram "Start simulation" mam komunikat: "No input file asignment specified on Simulator page of the Settings Dialog box" Jestem bardzo początkującym.. Chodzi chyba o to, że zanim się zrobi symulację trzeba...

symulacja układów asynchronicznych- ModelSim i Quartus

w jaki sposób uniknąć propagacji X'ow/.../ jedyne co mi sie udalo znalezc, to ustawienie: Settings -> EDA Tool Setting -> Simulation po prawej wybierz Modelsim, klik na 'More Settings' i tam jest opcja: 'Disable setup and hold...' pelna nazwa sugeruje jednak, ze opcja ta dotyczy jedynie input pins, nie wszystkich przerzutnikow; czy da sie to wylaczyc...

Język programowania do nauki DSP i FPGA – VHDL czy inny? Polecana literatura

Również jeśli chodzi o FPGA to polecam VHDL'a.. Dosyć dobrą książką na start z VHDL'em jest "Język VHDL w praktyce" Józefa Kalisza. Natomiast alternatywnym do Xilinx'a środowiskiem do pisania i symulacji FPGA jest Altera ze swoim darmowym Quartus II Web Edition.

Quartus Jak włączyć symulacje i dodać sygnały.

I tu zaczynają się schody które lekko zniechęcają do pracy z pld. W szczególności, gdy chce się na dobry początek wrzucić w cpldka 4 najzwyklejsze przerzutniki RS z bramek i sprawdzić czy "dobrze kombinuję". A w necie coś ciężko znaleźć "idiot's guide" do napisania testbencha w quartusie :( Jakie znowu schody? Ile to zajmie kilka linijek? Np. generacja...

ALTERA Cyclone III - Karta graficzna - nakładanie się danych do zapisu z danymi

zanim zaczniesz testy na sprzecie sprawdz swoj kod w symulacji, quartus do wersji 9.1 wlacznie ma wbudowany niezly i prosty w obsludze symulator, z kazda wersja mozna uzywac 'modelsim-altera' - darmowy symulator do sciagniecia ze strony altery; ew. dodaj do projektu signaltap - rodzaj sprzetowego debuggera; przebiegi w symulacji lub signaltap albo od...

Symulacja czasowa i odczyt maksymalnej częstotliwości w Quartus II

Jak w wykonać symulację czasową? Jak można odczytać maksymalną częstotliwość projektowanego układu?

Alternatywa dla MultiSim do symulacji układów logicznych - jaki program?

My na technice cyfrowej używamy oprogramowania Quartus, do układów altery no ale to ponad 1GB zajmuje.. Ale ogólnie całe oprogramowanie bardzo wszechstronne, posiada symulacje, mógłbyś się tym pobawić.

Jak przetestować procesor w Quartus II v.10.0 SP1 Student Edition?

Tak. Google Twoim przyjacielem. Osobiście nie miałem czasu aby poświęcać czas na nowy sposób symulacji.

Porównanie środowisk Quartus II i MAX+plus II firmy ALTERA

MAX to antyk, można nim tworzyć konfiguracje tylko dla starych układów więc od razu możesz sobie go darowć, ale jesli chcesz tylko sobie posymulować to może być, choć Quartus ma wspaniały symulator i tylko do symulacji to ja również wybrał bym Quartusa.

[FPGA][ALTERA/INTEL] Simulation Waveform - nieoczekiwane stany Unknown Forcing

Witam, Mam problem z symulacją w Quartus pamięci RAM, która jest komponentem IP (megafunkcja). Wszystko jest dobrze jeżeli wykonuję symulację samej pamięci RAM. Problem pojawia się gdy symuluję większą część układu, w skład której wchodzi pamieć RAM. Próbowałem różnych ustawień megafunkcji i samego Quartusa. W efekcie widziałem różnego rodzaju zmiany...

Tirex- C1 - Przesuwający się napis w VHDL na 4 wyś. 7 seg.

Mógłbyś zerknąć czy to ma jakiś sens w ogóle co powstało ? kompilacja -> symulacja w quartusie; quartus do wersji 9.1 ma bardzo poreczny symulator, w ktorym takie rzeczy sie latwo i szybko sprawdza; nie trzeba pisac testbench, sygnaly wejsciowe sie rysuje, mozna latwo narysowac drgajace styki; zerknac moge, ale wieczorem, teraz jestem w pracy; j.

Quartus II , VHDL. Gdzie znajdę informacje o max szybkości pracy układu?

Witam, Mam pytanie do znających narzędzie Quartus (Altery) Po wykonaniu projektu kompilacji i symulacji: Gdzie można znaleść informację o max szybkości pracy układu ? Pozdrawiam

FPGA, Analog Discovery - Nieprawidłowe wyniki na Analog Discovery

- przegladnij uwaznie ostrzezenia z kompilacji quartusa - zrob symulacje netlisty zamiast rtl - porownaj przebiegi z symulacji i AD, roznica powinna wskazac podejrzany rejon - uzyj signaltap quartusa, porownaj z symulacja j. ------ moze nie zrozumialem właściwie problemu: uklad dziala poprawnie, a jedynie przebiegi wyswietlane przez Analog Discovery...

[VHDL] Symulacja układu w wykorzystaniem zewnętrznych modeli

Symulację robisz w symulatorze. Do Quartusa dołączony jest Modelsim, bardzo dobry symulator który radzi sobie z kodem syntezowalnym jak i nie. Robisz test bench który zawiera Twój projekt oraz model pamięci oraz coś co wymusza na szynie z uC stany - wszystko połączone sygnałami. Quartus wywołuje Modelsim ze skryptów, które przygotowują srodowisko (biblioteki...

[VHDL] stuck at "1" po zaprogramowaniu pytki, prosty kod

Swoją drogą to jestem ciekaw jak ten quartus puszcza symulację skoro proces kombinacyjny blokuje całą symulację ze względu na to, że w każdym stanie zmieniasz licznik, który jest w liście czułości. Teoretycznie powoduje to nieskończoną pętle kombinacyjną, a to z kolei powinno powodować to, że symulator nie powinien ruszyć z czasu 0ns - w tym momencie...

Czy zmiana kolejności instrukcji sekwencyjnych w automacie SRAM pomoże?

<< zlootawy >> zapominalem o jeszcze jednej opcji, byc moze najporeczniejszej i najbardziej wiarygodnej; otoz quartus mozna poprosic "]/.../potraktowałem to jako komplement/.../ slusznie, zgodnie z zamierzeniem piszacego :) J.A

Jak ustawić stan początkowy w Quartus 4.2 używając Veriloga?

Czy chodzi o symulacje czy podczas syntezy do układu logicznego?

Wszystko o układach programowalnych... podstawowe informacje

Quartus też program :> W przypadku moich (raczej prostych) programów sprawuje się bardzo dobrze - rysowanie bramek, vhdl, verilog, graficzne przedstawienie automatów oraz symulator i programator. Jedyne co mogę mu zarzucić to brak możliwości symulacji (wewnętrzny symulator Quartusa) niektórych (większości?) sygnałów. A może tylko ja coś robię nie tak......

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Do słowa symulacja zniechęciła mnie uczelnia...nie widząc rzeczywistego urządzenia. jak chcesz, patrzac w rzeczywiste urzadzenie nie widzisz nic ciekawszego niz migajaca Nie wiem co jest grane przy kompilacji pojawia mi się błąd, że outputs are stuck - niektóre pod Vcc a jeden pod GND nie wiedzieć czemu w koncowym raporcie [tej kartce na glownym oknie...

Program do projektowania układów z pamięciami RAM?

Czy istnieją proste programy, do samej symulacji, w których mógłbym zasymulować pracę układu (np. jaki stan otrzymam na wyjściu podając określony adres na wejściu) z pamięcią RAM czy przede wszystkim z układu połączeń kilku takich pamięci (bo moim celem jest właśnie symulacja układu połączenia równoległego/szeregowego pamięci)? Chodzi o coś na podobieństwo...

VHDL - Projekt zegarka, czy można wyświetlić cyfry?

W starszych wersjach Quartusa jest możliwość symulacji programu (bodajże do wersji 9.x ale nie jestem pewny). Natomiast w nowszych wersjach jest trzeba doinstalować dodatkowy program. Tu masz więcej info na ten temat: http://www.elektroda.pl/rtvforum/topic19...

EPM240 - pierwszy projekt licznika 8-bitowego w Quartus

Gdzie mogę ustawić liczbę procesorów (rdzeni) /.../ Tools -> Options -> Processing -> Parallel compilation jeszcze uwaga: tzw. schematic entry to moze i dobre podejscie na pierwszy raz, by sie zapoznac z quartusem, symulacja itd, ale nie uzywane juz poza hobbistami do pierwszych cwiczen. Twoj licznik z zerowaniem, ladowaniem i start/stop liczenia...

FPGA na początek, kilka pytań od "zielonego"

Co do częstotliwości to wiem że jest coś takiego jak TimeQuest. Jeśli chodzi o to po co robię taką symulację to jest to wstęp do późniejszego projektu którym będzie CPU, wtedy będzie dobrze widzieć np. czy block RAM odpowiednio nadąża za całością (bo nie wiem na ile jest on szybki), kolejna sprawa to ciekawość jak to będzie wyglądać w symulacji gate...

Przesunięcie sygnału o 90 stopni w DSP Quartus dla 0-100 Hz

W Matlabie można zaprojektować odpowiedni filtr (HDL Coder napisze go za nas w VHDLu lub Verilogu). Im wyższy rząd filtru tym bardziej płaska charakterystyka amplitudowa. Oczywiście można poddać taki filtr symulacji. Nie wiem jak obliczeniowo poradzi sobie FPGA z filtrem Hilberta wyższego rzędu (nie znam się) ale można spróbować. W załączniku kilka...

Jak uzyskać zegar 3Hz z 50MHz z wypełnieniem 90% w Verilog?

twoj kod nie przejdzie syntezy, uruchom quartusa i przeczytaj komunikaty o bledach; fpga to nie procesor; taka przykladowa wersja, nie dam glowy, ze nie ma jakiegos glupiego bledu, ale pokazuje jak zrobic to, czego oczekujesz: module tb(); reg reset, CE, clk; wire Q; initial begin reset = 1'b1; CE = 1'b1; #100 reset = 1'b0; end initial begin...

[VHDL] Jak przesunąć sygnał a0 o 1 bit w lewo w automacie 2-procesowym?

Używam Quartusa II Altery do symulacji. Dobry pomysł z 3 procesem zarządzającym tylko rejestrem przesuwającym, tak to chyba powinno działać, automat wyjściami steruje pozostałymi blokami. Masz może jakieś linki do bardziej zaawansowanych automatów? przykłady które widziałem były na tyle proste że ustawiały wyjście całego układu na podstawie 1 bitu wejściowego,...

[VHDL] Jak ustawić niestandardowy adres początkowy RAM w MegaWizard Quartus?

RAM nr 1 jest tak naprawdę RAMem uC wbudowanego (rdzeń jego jest zaimplementowany w VHDL). Celem projektu jest urządzenie służące do przeprowadzania pomiarów. RAM nr 2 służy do zbierania próbek z przetwornika ADC. Tych danych może być całkiem sporo. W symulacji póki co to działa także myślę, że ten sposób daje radę.

Darmowy program do symulacji układów TTL z biblioteką bramek i liczników dla studentów

Workbench? Od biedy to i LTSpice ma jakieś tam mega uproszczone modele bramek i jest za free, aczkolwiek ciężko go tu polecać. Ew. starsze wersje Quartusa [ca. 9.0] miały wbudowany dość przyjazny początkującym symulator, pytanie czy warto zaciągać taką kobyłę dla paru klików...

FPGA/CPLD Rozbieżność między symulacją a pracującym układem

Przypisanie do tmp jest wewnątrz procesu bo tak było w tutorialu który czytałem. Jak wyrzucę to poza proces to wszystko jest w porządku tj. symulacja pokrywa się z pracą układu. Co do symulacji to raczej jest behavioral. Nie jestem pewien, bo wczoraj pierwszy raz instalowałem ISE Webpack Xilinxa, dodałem testbench i po prostu kliknąłem 'run simulation'....

Licznik modulo 53 na układzie 7493 w Altera Quartus - jak przedłużyć czas trwania liczby 52?

Próbowałem resetowanie bez tego przerzutnika D, lecz wtedy zamiast resetować do 0, resetuje mi do 22, nie wiem czemu Dla mnie też jest to dziwne zwłaszcza że 22 ( 010110b ) sugeruje że nie wszystkie przerzutniki liczników zostały wyzerowane. Może problemy robi sam symulator. (at)2N3866 Jakieś sugestie? Nie mam lepszego pomysłu niż problem symulatora....

VHDL Generator PWM w Quartus II - brak sygnału na wyjściu z bloku PLL

W momencie gdy chcialem wykonac symulacje, na wejscie CLK podalem sygnal 24MHZ zas nie otrzymuje nic na wyjsciu z bloku PLL i nie wiem kompletnie dlaczego? przeczytaj uwaznie komunikaty, zwlaszcza ostrzezenia, z kompilacji quartusa; z doklejonego obrazka mozna wniskowac, ze zle polaczyles [nie polaczyles] wyjscie, skoro uklad nie steruje zadnego wyjscia,...

Jak zacząć naukę AHDL z użyciem Cyclone II i Quartus II?

Napisałem taki program, tylko cos zle wyswietla na wyswietlaczach, no i działa tylko wyswietlacz numer hex0 a na drugim aktywana jest cały czas dioda 0 jesli dobrze rozumiem, na obu wyswietlaczach swieci sie stabilnie ten sam obrazek; by umozliwic analize tego projektu powinienes dodac opis funkcji ktore dolaczasz - 'count' i 'ram'; domyslam sie, ze...

[FPGA][ALTERA] Symulacja ModelSim nie chce zadziałać (megafunkcje)

Używam tego (dopiero zaczynam wykorzystywać ModelSim): https://obrazki.elektroda.pl/6829591700_... Powinienem to tak odpalić jeżeli chcę uruchomić test DEKOER_LDPC_testbench ? Jeżeli tak to pokazuje mi błędy: [syntax=verilog]vsim -L altera_mf_ver -L rtl_work DEKODER_LDPC_testbench # vsim -L altera_mf_ver -L rtl_work DEKODER_LDPC_testbench...

Quartus II 7.0 i układ ALTERA MAX 7xxxx - jak stworzyć generator 20-25 kHz?

Jestem nowicjuszem jeśli chodzi o elektronikę. Chciałem się poradzić w sprawie stworzenia projektu prostego układu i otrzymania programu służącego do zaprogramowania układu firmy ALTERA. Mam wykorzystać do tego celu układ ALTERA (w tej chwili nie wiem jeszcze jaki dokładnie ma to być układ, chyba MAX 7xxxx) i środowisko Quartus II (mam wersje 7.0 ściągniętą...

Kurs MaxPlus++II "rysowanie programu" na przykładzie EPM3000/7000

Symulacja. Wskazujemy: https://obrazki.elektroda.pl/2702184900_... Otworzy sie okno, klikamy za ikonkę zapisu. Zapisujemy plik *scf. https://obrazki.elektroda.pl/1253912600_... Niestety, tak jak w przypadku pliku ze schematem *gdf kompilator przypomina o zapisie zmodyfikowanego pliku, tak w symulacji nie. Po zmianach...

Jak poprawnie podać sygnały wejściowe do FIR Compiler Altera w modulatorze sigma-delta?

/.../mam problem z projektem modulatora/.../ jesli o mnie chodzi, to nie ma szans bym sie przebrnal ze zrozumieniem przez to, co zrobiles; ale jesli uwazasz, ze symulacja pokazuje poprawne dzialanie ukladu, to dodaj signaltap i porownaj przebiegi ze sprzetu z tym, co pokazuje symulator; dodajac signaltap miej na uwadze, ze jesli projekt sam w sobie...

Verilog lub VHDL - programator, soft, od czego rozpoczać dla CPLD

Ja mam z Xilinxem niemiłe doświadczenia - środowisko Vivado jest znacznie cięższe od Quartusa, często się zawieszało. W dodatku na 2/3 moich komputerów nie działał programator (świeże instalacje Windowsa, ze wszystkimi sterownikami - pomocy od Xilinxa zero). Model sim to program do symulacji układów FPGA - debugowanie projektu FPGA jest sporo trudniejsze...

Jak wyodrębnić 4 bity z 8-bitowego słowa w Quartus dla CPLD?

/.../Mam taki problem: generuję blok mający na wyjściu słowo 8bit nie pomoge Ci w tym konkretnym problemie, choc z quartusem pracuje 'od zawsze' nigdy nie uzywalem edytora schematow; mam taka uwage - ludziom zaczynajacym z pogramowaniem fpga czesto wydaje sie, ze mozna stworzyc projekt bez uczenia sie jednego ze standardowych jezykow vhdl/verilog,...

Quartus II - forcing unknown na wyjściu bramki AND, jak to naprawić?

W trakcie robienie wykonywania instrukcji z laborki napotkałem problem. Na wysciu bramek obojętnie jaki bedzie układ zawsze pojawia się "forcing unknown"-wymuszenie nieznane. Wykonałem więc najprostszy układ jaki można typu jest bramka AND z 2 wejściami 1 wyjściem gdy robię najprostszą symulacje, wynikiem na wyjściu LEDR http://img571.imageshack.us/img571/4294/...

Czy procedury w maszynie stanów VHDL są syntezowalne?

"]wielokronie spotkalem sie z sytuacja ze nie radzil sobie z jakas konstrukcja. czytam rozne artykuly czy opinie tu i tam i nie spotkalem sie z narzekaniami na ise, ale wlasnych doswiadczen nie mam, przyznaje uczciwie; co to znaczy nie radzil sobie, - powiedzial, ze nie umie, zrobil logike dzialajaca blednie ? "]W tym projekcie sytuacja nie jest taka...

Sprawdzanie poprawności kodu VHDL: Narzędzia i metody detekcji błędów

I błędem, którego nie wykrywa, jest przypisywanie wartości tego samego sygnału w dwóch miejscach programu, które potencjalnie mogą się wykonywać jednocześnie (a nawet są wyraźnie tak napisane, by wykonywały się jednocześnie). Jeśli program z takim błędem próbuje się skompilować do postaci ładowalnej do FPGA, to na jakimś etapie kompilacji zostanie...

Jak napisać sterownik PWM do LED w VHDL?

ściągnęłam program xilinx ISE 9.2i ja pracuje z quartus, ise znam slabo, z tym narzedziem za wiele ci nie pomoge; ak mam sprawdzić te kody? mam je sprawdzić pojedynczo czy wszystkie razem hmm... w jakiej ty szkole jestes ? musisz miec kod nadrzedny, w ktorym beda polaczone te podrzedne; musisz powiedziec ise, ktore pliki skladaja sie na projekt, potem...

VHDL - PWM przy zboczu opadajacym - kod do weryfikacji

Polecam sprawdzić działanie kodu w jakimś symulatorze np. ModelSim (dodawany do Quartusa II Altery) albo ISIM (w pakiecie Xilinxa) Kod wygląda na poprawny (tyle że ma dwa sygnały "zegarowe"). Przy takim małym projekcie to nie ma tak dużego znaczenia, ale lepiej oszczędzać linie zegarowe w układzie FPGA (bo jak będziesz robił jakiś większy projekt -...

[Verilog][Modelsim] - Nie inicjalizuje zmiennych i nie propaguje sygnału

O! O tym jakoś nie pomyślałem. A teraz podobna sytuacja - nie chcę miksować kodu syntezowalnego z symulacją więc wstawienie bloku initial w moduł a potem usuwanie go po przetestowaniu jest trochę nużące. Z drugiej strony gdy piszę initial w testbenchu to nie mam możliwości ustawienia rejestrów wewnętrznych tylko porty wejścia i wyjścia. Rozwiązałem...

Xilinx czy Altera? Koszt softu z Embeded System Design, DSP.

Witam Chciałbym się podzielić swoimi spostrzeżeniami. Swego czasu zawodowo pracowałem na układach Xilinx-a. Obecnie zawodowo mam do czynienia z układami Altery (przy czym zawodowo już nie od strony programowania), a "hobbystycznie" dłubię Alterę. W kwestii zasobów i funkcjonalności Xilinx i Altera jest podobna (chociaż ostatnich Spartanów 6 nie znam...

Nieprawidłowe czasy stanów w maszynie stanów AHDL w Quartus II Altery

Czesc, Nie mam zielonego pojecia o AHDL i nie znajac jak dobry jest symulator tego jezyka ani co w zasadzie z niego bedzie w FPGA to strzelam :) A probowales zamienic if ... end if; na if .. else ostatnie przypisanie end if? Cos sie zmienilo? A tak apropo Altera dalej ma support dla tego jezyka i dalej go rozwijaja i poprawiaja symulacje i synteze czy...

Dziwne błędy w symulacji Post-Route - nieoczekiwane wartości sygnału

/.../proponuje minimalizację funkcji boolowskich za/.../ nie bardzo wiem, co moze pomoc taka minimalizacja, pomijajac juz fakt, ze zarowno ise jak i quartus taka minimalizacje w czasie kompilacji zapewne zrobil; nawet zwykla bramka AND bedzie produkowac szpilki, jesli jej oba wejscia nie zmienia sie w tym samym czasie; jesli ten sygnal faktycznie nie...

Jak zasymulować układ na Virtex II przy 100 MHz w ISE?

Bardzo boje sie Twojej wypowiedzi. W chwili obecnej robie symulacja funkcjonalna, po syntezie i timingowa. I mam nadzieje ze jezeli symulacja timingowa chodzi na 100 MHz to w rzeczywistosci na fizycznym ukladzie to podobna wartosc osiagne. Z mojego malego doswiadczenia wynika ze moze nie na 100 MHz ale na 90 MHz powinno isc. A jesli tak nie jest, to...

[vhdl] Jak zrealizować mnożenie wektora std_logic_vector przez typ real?

Czesc, W vhdl'u typ real jest raczej do symulacji i synteza nie zrozumie go aczkolwiek nowy standard vhdl 2008 zdefiniowal dwa nowe pakiety ktore definiuja zmiennoprzecinkowa arytmetyke dla syntezatorow. Nie wiem tylko czy wspomaganie dla tych pakietow jest wbudowane w najnowsze XST czy Quartus. Jednym z rozwiazan tego problemu byloby przejscie na stalo...

Altera FLEX8000 EPF8636 - czy warto na początek z FPGA zamiast CPLD?

Znam akurat trochę Cyclone'y ale wypadłem nieco z obiegu bo siedzę ostatnio w sofcie... Jeśli chodzi o Quartusa to jak dla mnie alterowe środowisko wypada lepiej od Xilinxa, jest bardziej uporządkowane i spójne, dokumentacja też jakby bardziej czytelna. No i Altera daje chyba najbardziej profi symulator jakim jest ModelSim od Mentora. Ponadto ich softprocesor...

Jak zrealizować multipleksowanie linii inout dla sterownika?

/.../ nie jestem pewien, czy dobrze rozumiem Twoje wymagania; napisalem kalawek kodu, ktory realizuje funkcje, ktora wydaje mi sie chcesz uzyskac; masz tu obrazek symulacji post place&route, dlatego sygnaly wyjsciowe sa przesuniete o kilka ns w stosunku do wejscia; pewne 'zaklocenia' wyjscia wynikaja z tego, ze uklad jest czysto kombinacyjny, mozna...

Zlecę projekt układu na FPGA + Quartus

Witam, Zlecę zaprojektowanie układu opartego na FPGA (Altera) do tego symulacje w Quartusie. Zlecenie raczej pilne. Więcej szczegółów na priv lub mail. Do osób raczej z woj. mazowieckiego lub okolic. pozdrawiam mantis7(at)vp.pl

Altium 10 - Jak ustawić różne reguły odległości dla padów i ścieżek?

Fakt, że pewne rzeczy jeszcze kuleją i to mocno. Ale myślę, że jest znacznie lepiej niż było. Nie wiem też dlaczego forum jest zamknięte tylko dla legalnych użytkowników (to znaczy mogę się domyślać). W zakresie FPGA to ja AD w zasadzie nie używam i nie nie mam takiego zamiaru. Chciałem kiedyś coś tam zrobić, zainstalowałem najnowszego Quartusa i po...

Skąd biorą się wartości 0 i 1 w tablicy Karnaugha? Wyjaśnienie zasad

Zadanie 1. Należy zaprojektowac automat, który bedzie rozpoznawac dwie specyficzne sekwencje wejsciowe: cztery kolejne „1” lub cztery kolejne „0”. Okreslone jest wejscie „w” i wyjscie „z”. Jesli w=1 lub w=0 dla czterech kolejnych cykli zegarowych, to z=1, w przeciwnym przypadku z=0. Zazebianie sie sekwencji...

Sprawdzenie algorytmu mnożenia w VHDL z użyciem diagramu z dokumentu PDF

Ostatnio dorwałem ciekawy dokument w którym są opisane algorytmy dzielenia i mnożenia. http://www.cs.rpi.edu/~hollingd/comporg2... Sugerując się diagramem ze strony czwartej wyczarowałem następujący kod: Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; ENTITY Mnozenie is Port( Multiplier : inout std_logic_vector(3...

Życzę udanego programowania w Nowym Roku i pytanie o ISE

Quartusa nie mogę, mam zestaw ze Spartanem/.../ nie to nie, trudno :(; jesli nie znalazles sensownych materialow, zrob moze tak: wydrukuj/otworz pdf z manualem ise; stworz projekt i napisz jakikolwiek prosty kod rtl, skompiluj; za manualem sprawdzaj funkcje guzikow w ise, co mozna zobaczyc w roznych 'view', jak zrobic symulacje; pobaw sie rtl view,...

Wybór płytki FPGA do nauki VHDL: Nexys4, Nexys4 DDR czy TerasIC DE1?

Dodam jeszcze - aktualnie jest bardzo mała różnica między dostawcami układów, zaczyna się to bardzo zacierać w porównaniu do tego co było kiedyś (mam na myśli rodziny do Cyclone III albo Spartan-3). Od rodzin Spartan-6 oraz Cyclone IV nie ma tak widocznych różnic, natomiast układy SoC: Xilinxa ZYNQ oraz Altery Cyclone V SoC to są prawie kopie. Akceleratory...

Dlaczego układ w ISE nie działa mimo poprawnej analizy czasowej?

Witam, dotarłem do etapu pracy, w której przeprowadziłem analizę czasową. Niestety jak to zwykle bywa układ nie działa tak jak powinien... ise znam bardzo slabo, musialem pracowac z tym programem przez pol roku po czym, z ulga, wrocilem do quartusa, ale sadze, ze opisany tu problem nie zalezy za bardzo od srodowiska; piszesz, ze cos jest zle, ale nie...

Wybór FPGA Altera Cyclone i zestawu ZL11PLD dla początkującego - opinie?

> Wolałbym też mieć przed sobą jakiś prosty moduł i zacząć obserwować > rezultaty programowania w praktyce a nie analizować symulację. > Dla mnie jest to bardziej motywujące i popychające do przodu. wolna wola rzecz jasna i gust nie podlegajacy dyskusji :) ale moze sie okazac, ze dioda i owszem zapalila sie, ale z zupelnie innego powodu niz myslisz...

Jak zamodelować oscylator w VHDL na FPGA Spartan 3E w Active-HDL 7.1?

quartus respektuje dyrektywe syntezy 'syn_keep'; dla vhdl uzywa sie tego tak: signal keep_wire : std_logic; attribute keep: boolean; attribute keep of keep_wire: signal is true; poszukaj w ise help czegos w rodzaju synthesis directive albo synthesis attribute JA W ISE synteze robi XST. Tu jest user guide do XST: http://www.xilinx.com/itp/xilinx92/books...

[cpdl][vhdl] Probkowanie sygnalow na zboczu opadajacym

/.../zeby licznik liczył nieprzerwanie i był resetowany, jeżeli na opadającym zboczu nCS zmienna data = '0'/.../ zapewne funkcje ktora chcesz zrealizowac, mozna napisac bardziej zgodnie z zasadami sztuki, asynchroniczne zerowania, ustawiania niosa ze soba niebezpieczenstwo blednego dzialania; nie polecalbym takiego rozwiazania, ale jak mozna to zrobic...

układy programowalne w vhdl - jaki system projektowy

Witaj! Dość jednostronnie będę Ci polecać Active-HDL. Ma fantastyczny support do WSZYSTKICH ważnch narzędzi syntezująco implementujacych (również fizycznej iplementacji - Physical synthesis ale to chyba do Asic-ów): Libero, Quartus , ISE, Synplify i inne. Wsparcie jest tak dobre, że wspomnianych programów nie trzeba ręcznie uruchamiać. "Nauka" innych...

[FPGA][Verilog]Testbench wystawia ciągle dla wyjścia StX

Witajcie, Mam problem z wynikami symulacji. Kod: https://obrazki.elektroda.pl/8325130800_... Ma ktoś pomysł czemu output ma ciągle StX? Szczerze powiedziawszy nie potrafię znaleźć problemu... Środowisko: Quartus 17.1

VHDL - realizacja +/- na std_logic_vector (z przyciskami)

z ciekawosci skompilowalem rzeczony kawalek quartusem; wynik syntezy dal na koncu logiki MUX sterowany sygnalem Dec, czyli przypisal mu wyzszy priorytet niz Inc jak twierdzil To ja proponuje jeszcze eksperyment z dodtkowymi "if"-ami sterowanymi kolejnymi sygnałami typu: if (StepLeft = '1') then SC <= SC + "00010000"; Sum <=...

Quartus II 7.0 - Intel 8080 z cache 4kB i LRU, długi czas kompilacji

Witam !!! Mam do wykonania projekt w VHDLu polegajacy na modyfikacji procesora Intel 8080 polegajacej na implementacji pamieci cache 4kB (4 bloki po 64 zestawy po 16Bajtow) w ktorym zastosowany ma byc algorytm wymiany LRU. Napisalem taka modyfikacje powyzszego procesora. Niemniej jednak po kompilacji i symulacji okazalo sie, ze procesor: 1) moze nie...

Oprogramowanie do projektowania układów elektronicznych

Oprogramowanie do projektowania układów elektronicznych Niniejszy artykuł jest próbą wprowadzenia do wspaniałego świata programów do projektowania układów elektronicznych. Do utworzenia tej listy wziąłem pod uwagę wiele kryteriów. Są tutaj programy darmowe i komercyjne, shareware, a większość z nich dotyczy jakości oprogramowania, przyjazności użytkownikowi,...

Zegar czasu rzeczywistego VHDL - błędy w symulacji i ustawieniach czasu

Całość ma być uruchomiona na płycie de2 firmy altera i nie znalazłem tam pinów do kropek, ale chyba wystarczy jak zrobię wektory 7 bitowe? To ta płytka: if (clk'event and clk='1'and chipselect='1' and rd ='1') then na: if (clk'event and clk='1') then --krócej rising_edge(clk) if chipselect ='1' then --bardziej by tu pasowało...

Laptop do pracy do 5000zł: Intel, 8GB RAM, matowa matryca, lekki, 14-15,6

Witam, założenia co do sprzętu: Do czego: głównie praca, może czasem starsze gry (nie jest to priorytet) Kwota: 5000zł (jeśli będzie naprawdę warto mogę dołożyć jeszcze kilka stówek) Procesor: tylko INTEL, wysokie taktowanie, 2-4 rdzenie, myślę o 4-6MB cache Grafiak: Intela lub GeForce RAM: min. 8GB, miło by było 2133MHz Matryca: raczej matowa, bez...

Licznik VHDL: zliczanie do 100, przesuwanie jedynki, losowe wartości wyjścia

/.../ dzieki wam przypominam sobie, co dawno temu umialem o vhdl ;); na poczatek - to ja nie pojmuje te komplikacje z count_reg, count_next , to mi przypomina styl pisania fsm, uzywanie go do zwyklego rejestru szeregowego wydaje mi sie przesada; ja to bym taki kod napisal najprosciej jak sie da architecture Behavioral of counter is signal counter :...

Jak wygenerować kod VHDL z języka wyższego poziomu dla Spartan II?

ewaluacyjną ze Spartanem II Wymarły dinozaur... Dosyć ciekawie to wygląda, można sobie zbudować schematy układów, dołączając bloki VHDL i mikrokontrolery Każde środowisko producentów FPGA takie coś ma ISE, Quartus, Diamond. Można stworzyć sobie taki bloczek "graficzny", składając z innych bloczków (proste elementy jak przerzutniki) czy wykonać to porządnie...

[C++11][Cortex-M3/M4] - distortos - obiektowy RTOS dla mikrokontrolerów w C++

Może ktoś na elektrodzie będzie miał jakąś dobrą propozycję - https://softwarerecs.stackexchange.com/q... Nie wiem czy istnieje jakakolwiek alternatywa do ccmake czy do cmake-gui. CMake to własny język skryptowy, dość prosty i przy okazji dość potężny. Punkt 6 można...

VHDL - Jak zmierzyć prędkość obrotu enkodera za pomocą sygnałów?

mala uwaga do podanego kodu: /.../ g_narastajacy <= not poprzednie_g and G; g_opadajacy <= poprzednie_g and not G; /.../ takie rozwiazanie bedzie od czasu do czasu pracowac blednie, jesli sygnal bramki 'G' jest asynchroniczny wzgledem sygnalu 'E' uzytego tutaj jako zegar; zeby to naprawic, oba g_narastajacy/opadajacy powinny byc rejestrami http://obrazki.elektroda.net/20_12271677...

Jak zapisać całkę w VHDL dla napięcia kondensatora przy użyciu integer?

W takim razie będzie poprawnie jak zapiszę: calk:=31*ic; -- 1570*(20u*1000)=31.4 (obcinam część dziesiętną) uctt:=uctt+calk; uct:=uctt/1000; uc<=conv_std_logic_vector(uct,12&... Bo coś mi się wykres nie podoba jaki wyszedł podczas symulacji.. Mam obwód równległy RC - zasilany dwupołówkowo (sinus wyprostowany mostkiem...

Szybkie projektowanie PCB przy minimalnym nakładzie pracy - PULSONIXSponsorowany

https://obrazki.elektroda.pl/9764138600_... W ofercie firmy Evatronix SA, posiadającej wieloletnie doświadczenie w sprzedaży profesjonalnych narzędzi inżynierskich dla elektroników i mechaników, pojawiło się oprogramowanie do projektowania obwodów drukowanych PULSONIX firmy West Dev Ltd. Jest to intuicyjne oprogramowanie oferujące...

KrzysioTesterEPM240 - tester układów EPM240T postrach sprzedawców z alieexpress

https://obrazki.elektroda.pl/4608942800_... W tym artykule opiszę projekt oraz konstrukcję testera układów FPGA własnego pomysłu, do którego budowy zostałem zmuszony przez Chińczyków, bo w ostatnio zamówionej paczce od nich co trzeci scalak był wadliwy. Tester po wciśnięciu jednego przycisku dogłębnie sprawdzi włożony układ. Będzie...

Quartus II - projekt zawierający kilka liczników.

Witam, Podpenę sie pod temat. Czy ktoś może mi pomoc w Quartus II wykonać kilka liczników. Mam już je zaprojektowane na papierze. Lecz nie wiem jak dobrze narysowac i wykonac symulacje. kazda pomoc wskazowka bedzie ok. Temat nieaktywny od 5 lat. Pytanie Kolegi nie jest bezpośrednio związane z tematem, dlatego wydzielam jako nowy temat. 3.1.19. Nie wysyłaj...

Jak wykonać transkoder na bramkach NAND w Quartus?

Witam. Mam problem, dostałem do rozwiązania zadanie, nic nie zostało wytłumaczone, nigdy wcześniej nie miałem z tym styczności. Prosiłbym o pomoc, jakieś wskazówki, kroki, itd. jak rozwiązać. Wiem, że dla was jest to banalne zadanko, ale nie dla mnie. Co tu jest też wejściem bo nie rozumiem stwierdzenia "kod binarny", kod binarny ale czego? Treść: Wykonanie...

Jak uruchomić symulację gate-level w ModelSim z Quartus 10?

Witam! Jak to zrobić aby z poziomu quartusa wywołać symulator modelsim, by wykonał symulację? mam 2 takie kody: dla testbench module simulation(); reg clock1; reg clock2; wire C_w; test UUT(.A(clock1), .B(clock2), .C(C_w)); initial begin clock1 = 0; clock2 = 0; end always #70 clock1 <= ~clock1; always #105...

Licznik szeregowy modulo 13 z przerzutnikami D - brak resetu z 12 do 0

Cześć, próbuje zrobić licznik szeregowy modulo 13, liczący w górę z wykorzystaniem przerzutników D. Jednak po odpaleniu symulacji nie następuje nigdzie reset z 12 do 0 - po osiągnięciu 12 już nigdy nie zmienia się wartość. Tutaj są moje tablice. Kolumny są ponumerowane w ten sposób: DCBA, gdzie 7 = 0111 http://obrazki.elektroda.pl/1876288400_1...

Quartus 7.2: Jak zdefiniować sygnał wyjściowy z PLL jako zegarowy?

Dość zawiły problem. Działam w Quartusie II 7.2. Wszystko pięknie ślicznie: mam zegar zewnętrzny doprowadzony do pina 50MHz - sprawnie działa, fizycznie i virtualnie podczas symulacji projekt. Niestety potrzebuje ciut więcej - 100MHz wiec wstawiam PLL z Megafunction pomiędzy moim układem a wejściem clk. (tylko taki wejście clk. wyjście clk). Ustawiam...

[Praca] Oferta pracy - Projektant HDL&#8208;/FPGA

Dla naszego Klienta – niemieckiego koncernu zajmującego się nowoczesnymi rozwiązaniami w obszarze oprogramowania i elektroniki poszukujemy kandydatów na stanowisko: Projektanta HDL‐/FPGA Miejsce pracy: Bawaria, Niemcy Zakres obowiązków: - opracowywanie wymagań specyfikacyjnych wspólnie z klientami firmy - przygotowywanie i projektowanie...