symulacja quartus

Symulacja wyświetlacza 7-segmentowego w Quartus II - krok po kroku

Witam Na stronie Altery znajdziesz sporo materiałów które pomogą Ci nauczyć się podstaw obsługi Quartusa. Poniżej link. http://altera.com/education/univ/materia... Pozdrawiam

Symulacja czasowa i odczyt maksymalnej częstotliwości w Quartus II

Od wersji 11.0 nie ma wbudowanego symulatora, trzeba dograć dodatkowe oprogramowanie, np: - ModelSim-Altera (ciężki i raczej nieporęczny) - Altera U.P. Simulator (osobiście używam i chwale sobie) W starszych wersjach Quartusa był wbudowany symulator, używałem kiedyś wersji 9.0 i też bardzo sobie chwaliłem (chyba najlepiej z tego wszystkiego to działało)

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Do słowa symulacja zniechęciła mnie uczelnia...nie widząc rzeczywistego urządzenia. jak chcesz, patrzac w rzeczywiste urzadzenie nie widzisz nic ciekawszego niz migajaca Nie wiem co jest grane przy kompilacji pojawia mi się błąd, że outputs are stuck - niektóre pod Vcc a jeden pod GND nie wiedzieć czemu w koncowym raporcie [tej kartce na glownym oknie...

Quartus Jak włączyć symulacje i dodać sygnały.

A w necie coś ciężko znaleźć "idiot's guide" do napisania testbencha w quartusie nie ma 'testbencha w quartusie', testbench to standardowa metoda generowania wymuszen w kazdym symulatorze, nawiasem mowiac to po prostu plik vhdl lub verilog; chcesz sie zajmowac fpga, musisz to opanowac; na poczatek mozesz sciagnac od altery https://www.altera.com/download/archives...

Jak przetestować procesor w Quartus II v.10.0 SP1 Student Edition?

Tak. Google Twoim przyjacielem. Osobiście nie miałem czasu aby poświęcać czas na nowy sposób symulacji.

symulacja układów asynchronicznych- ModelSim i Quartus

w jaki sposób uniknąć propagacji X'ow/.../ jedyne co mi sie udalo znalezc, to ustawienie: Settings -> EDA Tool Setting -> Simulation po prawej wybierz Modelsim, klik na 'More Settings' i tam jest opcja: 'Disable setup and hold...' pelna nazwa sugeruje jednak, ze opcja ta dotyczy jedynie input pins, nie wszystkich przerzutnikow; czy da sie to wylaczyc...

Emulator lub symulator Altera Cyclone IV kompatybilny z Quartus II – jak testować projekty?

Witam, Od razu zaznaczę że to moja pierwsza styczność z elektroniką. Mam na zajęciach taki przedmiot na którym obsługujemy Quartusa II i "programujemy" Altera Cyclone IV [ http://www.cl.cam.ac.uk/~fr272/images/im... ] za pomocą bloczków. Chciałbym się trochę zagłębić w temat i tu moje pytanie czy jest jakiś emulator Cyclone IV ? No bo co...

Generator 3-bitowy na przerzutnikach JK - błędy w symulacji Quartus

Witam, nie wiem czy zakładam temat w dobrym miejscu (jakby co to sory jestem tu nowy). Otóż mam problem z realizacją generatora 3 bitowego mającego generować następującą sekwencję na liczbach binarnych: 0,2,4,6,7. Generator zrobiłem na przerzutnikach JK (synchronicznych) . Zrobiłem projekt graficzny w Quartusie, kompilacja poszła bez problemów niestety...

Dodatkowe impulsy w symulacji CPLD EPM3064ATC44-10 w Quartus II

Podaje kod obu tych elementów, jeden jest w verilogu drugi w vhdl, może to nie jest najlepsze rozwiązanie, ale akurat tak mi było wygodniej. Wejścia dekodera podłączone są do wyjść tego licznika. Impulsy te można zobaczyć na screenie. Dodam jeszcze że symulacja jest timing a nie functional. Zauważyłem też że te impulsy pojawiają się gdy przepropagowują...

[VHDL] Symulacja układu w wykorzystaniem zewnętrznych modeli

Symulację robisz w symulatorze. Do Quartusa dołączony jest Modelsim, bardzo dobry symulator który radzi sobie z kodem syntezowalnym jak i nie. Robisz test bench który zawiera Twój projekt oraz model pamięci oraz coś co wymusza na szynie z uC stany - wszystko połączone sygnałami. Quartus wywołuje Modelsim ze skryptów, które przygotowują srodowisko (biblioteki...

Tirex- C1 - Przesuwający się napis w VHDL na 4 wyś. 7 seg.

Mógłbyś zerknąć czy to ma jakiś sens w ogóle co powstało ? kompilacja -> symulacja w quartusie; quartus do wersji 9.1 ma bardzo poreczny symulator, w ktorym takie rzeczy sie latwo i szybko sprawdza; nie trzeba pisac testbench, sygnaly wejsciowe sie rysuje, mozna latwo narysowac drgajace styki; zerknac moge, ale wieczorem, teraz jestem w pracy; j.

Program do projektowania układów z pamięciami RAM?

Czy istnieją proste programy, do samej symulacji, w których mógłbym zasymulować pracę układu (np. jaki stan otrzymam na wyjściu podając określony adres na wejściu) z pamięcią RAM czy przede wszystkim z układu połączeń kilku takich pamięci (bo moim celem jest właśnie symulacja układu połączenia równoległego/szeregowego pamięci)? Chodzi o coś na podobieństwo...

Jak zmienić domyślny czas symulacji na 5us w Quartus?

Processing->Simulator Tool tu ustawia sie parametry biezacej sesji; Tools->Options for Waveform Editor a tu wlasnie 'domyslnosci'; a skoro juz jestesmy przy ustawieniach domyslnych, to przegladnij wszystkie narzedzia w tools->options , pewnie znajdziesz cos jeszcze, co chcialbys zmienic; ja zawsze po nowej instalacji ustawiam sobie takie rzeczy: odznaczam...

FPGA/CPLD Rozbieżność między symulacją a pracującym układem

Przypisanie do tmp jest wewnątrz procesu bo tak było w tutorialu który czytałem. Jak wyrzucę to poza proces to wszystko jest w porządku tj. symulacja pokrywa się z pracą układu. Co do symulacji to raczej jest behavioral. Nie jestem pewien, bo wczoraj pierwszy raz instalowałem ISE Webpack Xilinxa, dodałem testbench i po prostu kliknąłem 'run simulation'....

EPM240 - pierwszy projekt licznika 8-bitowego w Quartus

Gdzie mogę ustawić liczbę procesorów (rdzeni) /.../ Tools -> Options -> Processing -> Parallel compilation jeszcze uwaga: tzw. schematic entry to moze i dobre podejscie na pierwszy raz, by sie zapoznac z quartusem, symulacja itd, ale nie uzywane juz poza hobbistami do pierwszych cwiczen. Twoj licznik z zerowaniem, ladowaniem i start/stop liczenia...

Licznik modulo 53 na układzie 7493 w Altera Quartus - jak przedłużyć czas trwania liczby 52?

Próbowałem resetowanie bez tego przerzutnika D, lecz wtedy zamiast resetować do 0, resetuje mi do 22, nie wiem czemu Dla mnie też jest to dziwne zwłaszcza że 22 ( 010110b ) sugeruje że nie wszystkie przerzutniki liczników zostały wyzerowane. Może problemy robi sam symulator. (at)2N3866 Jakieś sugestie? Nie mam lepszego pomysłu niż problem symulatora....

Wszystko o układach programowalnych... podstawowe informacje

malo prawdopodobne, masz przyklad takiego kodu ? co to znaczy:" kod napisany w ISE" , kod jest w vhdl albo w verilogu i tyle, oba narzedzia syntetyzuja jakis podzbior legalnych linijek w tych jezykach i te podzbiory sa z pewnoscia tozsame w 99%; co do stabilnosci ise, mozna poczytac archiwum elektrody, gdzie co rusz sa porady typu: odinstaluj wersje...

Jak poprawnie podać sygnały wejściowe do FIR Compiler Altera w modulatorze sigma-delta?

/.../mam problem z projektem modulatora/.../ jesli o mnie chodzi, to nie ma szans bym sie przebrnal ze zrozumieniem przez to, co zrobiles; ale jesli uwazasz, ze symulacja pokazuje poprawne dzialanie ukladu, to dodaj signaltap i porownaj przebiegi ze sprzetu z tym, co pokazuje symulator; dodajac signaltap miej na uwadze, ze jesli projekt sam w sobie...

Oprogramowanie do projektowania układów elektronicznych

Oprogramowanie do projektowania układów elektronicznych Niniejszy artykuł jest próbą wprowadzenia do wspaniałego świata programów do projektowania układów elektronicznych. Do utworzenia tej listy wziąłem pod uwagę wiele kryteriów. Są tutaj programy darmowe i komercyjne, shareware, a większość z nich dotyczy jakości oprogramowania, przyjazności użytkownikowi,...

Jak ustawić plik wejściowy do symulacji w Quartus II?

Witam Napisałem mały projekt w VHDL korzystając z kompilatora Quartus II. Skompilowało się bez błędów. Następnie chciałbym przesymulować i jak wybieram "Start simulation" mam komunikat: "No input file asignment specified on Simulator page of the Settings Dialog box" Jestem bardzo początkującym.. Chodzi chyba o to, że zanim się zrobi symulację trzeba...

Alternatywa dla MultiSim do symulacji układów logicznych - jaki program?

My na technice cyfrowej używamy oprogramowania Quartus, do układów altery no ale to ponad 1GB zajmuje.. Ale ogólnie całe oprogramowanie bardzo wszechstronne, posiada symulacje, mógłbyś się tym pobawić.

Język programowania do nauki DSP i FPGA – VHDL czy inny? Polecana literatura

Również jeśli chodzi o FPGA to polecam VHDL'a.. Dosyć dobrą książką na start z VHDL'em jest "Język VHDL w praktyce" Józefa Kalisza. Natomiast alternatywnym do Xilinx'a środowiskiem do pisania i symulacji FPGA jest Altera ze swoim darmowym Quartus II Web Edition.

ALTERA Cyclone III - Karta graficzna - nakładanie się danych do zapisu z danymi

zanim zaczniesz testy na sprzecie sprawdz swoj kod w symulacji, quartus do wersji 9.1 wlacznie ma wbudowany niezly i prosty w obsludze symulator, z kazda wersja mozna uzywac 'modelsim-altera' - darmowy symulator do sciagniecia ze strony altery; ew. dodaj do projektu signaltap - rodzaj sprzetowego debuggera; przebiegi w symulacji lub signaltap albo od...

Czy zmiana kolejności instrukcji sekwencyjnych w automacie SRAM pomoże?

<< zlootawy >> zapominalem o jeszcze jednej opcji, byc moze najporeczniejszej i najbardziej wiarygodnej; otoz quartus mozna poprosic "]/.../potraktowałem to jako komplement/.../ slusznie, zgodnie z zamierzeniem piszacego :) J.A

Quartus II , VHDL. Gdzie znajdę informacje o max szybkości pracy układu?

Witam, Mam pytanie do znających narzędzie Quartus (Altery) Po wykonaniu projektu kompilacji i symulacji: Gdzie można znaleść informację o max szybkości pracy układu ? Pozdrawiam

[FPGA][ALTERA/INTEL] Simulation Waveform - nieoczekiwane stany Unknown Forcing

Witam, Mam problem z symulacją w Quartus pamięci RAM, która jest komponentem IP (megafunkcja). Wszystko jest dobrze jeżeli wykonuję symulację samej pamięci RAM. Problem pojawia się gdy symuluję większą część układu, w skład której wchodzi pamieć RAM. Próbowałem różnych ustawień megafunkcji i samego Quartusa. W efekcie widziałem różnego rodzaju zmiany...

Porównanie środowisk Quartus II i MAX+plus II firmy ALTERA

MAX to antyk, można nim tworzyć konfiguracje tylko dla starych układów więc od razu możesz sobie go darowć, ale jesli chcesz tylko sobie posymulować to może być, choć Quartus ma wspaniały symulator i tylko do symulacji to ja również wybrał bym Quartusa.

[VHDL] stuck at "1" po zaprogramowaniu pytki, prosty kod

Swoją drogą to jestem ciekaw jak ten quartus puszcza symulację skoro proces kombinacyjny blokuje całą symulację ze względu na to, że w każdym stanie zmieniasz licznik, który jest w liście czułości. Teoretycznie powoduje to nieskończoną pętle kombinacyjną, a to z kolei powinno powodować to, że symulator nie powinien ruszyć z czasu 0ns - w tym momencie...

Jak ustawić stan początkowy w Quartus 4.2 używając Veriloga?

Czy chodzi o symulacje czy podczas syntezy do układu logicznego?

Przesunięcie sygnału o 90 stopni w DSP Quartus dla 0-100 Hz

W Matlabie można zaprojektować odpowiedni filtr (HDL Coder napisze go za nas w VHDLu lub Verilogu). Im wyższy rząd filtru tym bardziej płaska charakterystyka amplitudowa. Oczywiście można poddać taki filtr symulacji. Nie wiem jak obliczeniowo poradzi sobie FPGA z filtrem Hilberta wyższego rzędu (nie znam się) ale można spróbować. W załączniku kilka...

[FPGA][ALTERA] Symulacja ModelSim nie chce zadziałać (megafunkcje)

Używam tego (dopiero zaczynam wykorzystywać ModelSim): https://obrazki.elektroda.pl/6829591700_... Powinienem to tak odpalić jeżeli chcę uruchomić test DEKOER_LDPC_testbench ? Jeżeli tak to pokazuje mi błędy: [syntax=verilog]vsim -L altera_mf_ver -L rtl_work DEKODER_LDPC_testbench # vsim -L altera_mf_ver -L rtl_work DEKODER_LDPC_testbench...

Quartus II - forcing unknown na wyjściu bramki AND, jak to naprawić?

W trakcie robienie wykonywania instrukcji z laborki napotkałem problem. Na wysciu bramek obojętnie jaki bedzie układ zawsze pojawia się "forcing unknown"-wymuszenie nieznane. Wykonałem więc najprostszy układ jaki można typu jest bramka AND z 2 wejściami 1 wyjściem gdy robię najprostszą symulacje, wynikiem na wyjściu LEDR http://img571.imageshack.us/img571/4294/...

FPGA, Analog Discovery - Nieprawidłowe wyniki na Analog Discovery

Hej, mam taki problem, z którym borykam się już jakiś czas i nie mogę sobie poradzić. Mam układ szyfrujący napisany w VHDL, skompilowany, zsyntezowany w środowisku Quartus (bezbłędnie). Testy, symulacje w Model Sim dają poprawne wyniki. Układ uruchomiony na płycie Cyclone II. Do płyty podłączam Analog Discovery firmy Digilent aby sprawdzić działanie...

[VHDL] Jak ustawić niestandardowy adres początkowy RAM w MegaWizard Quartus?

RAM nr 1 jest tak naprawdę RAMem uC wbudowanego (rdzeń jego jest zaimplementowany w VHDL). Celem projektu jest urządzenie służące do przeprowadzania pomiarów. RAM nr 2 służy do zbierania próbek z przetwornika ADC. Tych danych może być całkiem sporo. W symulacji póki co to działa także myślę, że ten sposób daje radę.

Sprawdzenie algorytmu mnożenia w VHDL z użyciem diagramu z dokumentu PDF

Ostatnio dorwałem ciekawy dokument w którym są opisane algorytmy dzielenia i mnożenia. http://www.cs.rpi.edu/~hollingd/comporg2... Sugerując się diagramem ze strony czwartej wyczarowałem następujący kod: Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; ENTITY Mnozenie is Port( Multiplier : inout std_logic_vector(3...

Quartus II 7.0 i układ ALTERA MAX 7xxxx - jak stworzyć generator 20-25 kHz?

Jestem nowicjuszem jeśli chodzi o elektronikę. Chciałem się poradzić w sprawie stworzenia projektu prostego układu i otrzymania programu służącego do zaprogramowania układu firmy ALTERA. Mam wykorzystać do tego celu układ ALTERA (w tej chwili nie wiem jeszcze jaki dokładnie ma to być układ, chyba MAX 7xxxx) i środowisko Quartus II (mam wersje 7.0 ściągniętą...

Jak zacząć naukę AHDL z użyciem Cyclone II i Quartus II?

Napisałem taki program, tylko cos zle wyswietla na wyswietlaczach, no i działa tylko wyswietlacz numer hex0 a na drugim aktywana jest cały czas dioda 0 jesli dobrze rozumiem, na obu wyswietlaczach swieci sie stabilnie ten sam obrazek; by umozliwic analize tego projektu powinienes dodac opis funkcji ktore dolaczasz - 'count' i 'ram'; domyslam sie, ze...

Jak napisać sterownik PWM do LED w VHDL?

ściągnęłam program xilinx ISE 9.2i ja pracuje z quartus, ise znam slabo, z tym narzedziem za wiele ci nie pomoge; ak mam sprawdzić te kody? mam je sprawdzić pojedynczo czy wszystkie razem hmm... w jakiej ty szkole jestes ? musisz miec kod nadrzedny, w ktorym beda polaczone te podrzedne; musisz powiedziec ise, ktore pliki skladaja sie na projekt, potem...

Jak uzyskać zegar 3Hz z 50MHz z wypełnieniem 90% w Verilog?

twoj kod nie przejdzie syntezy, uruchom quartusa i przeczytaj komunikaty o bledach; fpga to nie procesor; taka przykladowa wersja, nie dam glowy, ze nie ma jakiegos glupiego bledu, ale pokazuje jak zrobic to, czego oczekujesz: module tb(); reg reset, CE, clk; wire Q; initial begin reset = 1'b1; CE = 1'b1; #100 reset = 1'b0; end initial begin...

Dziwne błędy w symulacji Post-Route - nieoczekiwane wartości sygnału

/.../proponuje minimalizację funkcji boolowskich za/.../ nie bardzo wiem, co moze pomoc taka minimalizacja, pomijajac juz fakt, ze zarowno ise jak i quartus taka minimalizacje w czasie kompilacji zapewne zrobil; nawet zwykla bramka AND bedzie produkowac szpilki, jesli jej oba wejscia nie zmienia sie w tym samym czasie; jesli ten sygnal faktycznie nie...

VHDL Generator PWM w Quartus II - brak sygnału na wyjściu z bloku PLL

W momencie gdy chcialem wykonac symulacje, na wejscie CLK podalem sygnal 24MHZ zas nie otrzymuje nic na wyjsciu z bloku PLL i nie wiem kompletnie dlaczego? przeczytaj uwaznie komunikaty, zwlaszcza ostrzezenia, z kompilacji quartusa; z doklejonego obrazka mozna wniskowac, ze zle polaczyles [nie polaczyles] wyjscie, skoro uklad nie steruje zadnego wyjscia,...

Sprawdzanie poprawności kodu VHDL: Narzędzia i metody detekcji błędów

I błędem, którego nie wykrywa, jest przypisywanie wartości tego samego sygnału w dwóch miejscach programu, które potencjalnie mogą się wykonywać jednocześnie (a nawet są wyraźnie tak napisane, by wykonywały się jednocześnie). Jeśli program z takim błędem próbuje się skompilować do postaci ładowalnej do FPGA, to na jakimś etapie kompilacji zostanie...

Nieprawidłowe czasy stanów w maszynie stanów AHDL w Quartus II Altery

Czesc, Nie mam zielonego pojecia o AHDL i nie znajac jak dobry jest symulator tego jezyka ani co w zasadzie z niego bedzie w FPGA to strzelam :) A probowales zamienic if ... end if; na if .. else ostatnie przypisanie end if? Cos sie zmienilo? A tak apropo Altera dalej ma support dla tego jezyka i dalej go rozwijaja i poprawiaja symulacje i synteze czy...

[vhdl] Jak zrealizować mnożenie wektora std_logic_vector przez typ real?

Czesc, W vhdl'u typ real jest raczej do symulacji i synteza nie zrozumie go aczkolwiek nowy standard vhdl 2008 zdefiniowal dwa nowe pakiety ktore definiuja zmiennoprzecinkowa arytmetyke dla syntezatorow. Nie wiem tylko czy wspomaganie dla tych pakietow jest wbudowane w najnowsze XST czy Quartus. Jednym z rozwiazan tego problemu byloby przejscie na stalo...

[Verilog][Modelsim] - Nie inicjalizuje zmiennych i nie propaguje sygnału

O! O tym jakoś nie pomyślałem. A teraz podobna sytuacja - nie chcę miksować kodu syntezowalnego z symulacją więc wstawienie bloku initial w moduł a potem usuwanie go po przetestowaniu jest trochę nużące. Z drugiej strony gdy piszę initial w testbenchu to nie mam możliwości ustawienia rejestrów wewnętrznych tylko porty wejścia i wyjścia. Rozwiązałem...

Czy procedury w maszynie stanów VHDL są syntezowalne?

"]wielokronie spotkalem sie z sytuacja ze nie radzil sobie z jakas konstrukcja. czytam rozne artykuly czy opinie tu i tam i nie spotkalem sie z narzekaniami na ise, ale wlasnych doswiadczen nie mam, przyznaje uczciwie; co to znaczy nie radzil sobie, - powiedzial, ze nie umie, zrobil logike dzialajaca blednie ? "]W tym projekcie sytuacja nie jest taka...

Jak zrealizować multipleksowanie linii inout dla sterownika?

/.../ nie jestem pewien, czy dobrze rozumiem Twoje wymagania; napisalem kalawek kodu, ktory realizuje funkcje, ktora wydaje mi sie chcesz uzyskac; masz tu obrazek symulacji post place&route, dlatego sygnaly wyjsciowe sa przesuniete o kilka ns w stosunku do wejscia; pewne 'zaklocenia' wyjscia wynikaja z tego, ze uklad jest czysto kombinacyjny, mozna...

Jak wyodrębnić 4 bity z 8-bitowego słowa w Quartus dla CPLD?

/.../Mam taki problem: generuję blok mający na wyjściu słowo 8bit nie pomoge Ci w tym konkretnym problemie, choc z quartusem pracuje 'od zawsze' nigdy nie uzywalem edytora schematow; mam taka uwage - ludziom zaczynajacym z pogramowaniem fpga czesto wydaje sie, ze mozna stworzyc projekt bez uczenia sie jednego ze standardowych jezykow vhdl/verilog,...

[cpdl][vhdl] Probkowanie sygnalow na zboczu opadajacym

/.../zeby licznik liczył nieprzerwanie i był resetowany, jeżeli na opadającym zboczu nCS zmienna data = '0'/.../ zapewne funkcje ktora chcesz zrealizowac, mozna napisac bardziej zgodnie z zasadami sztuki, asynchroniczne zerowania, ustawiania niosa ze soba niebezpieczenstwo blednego dzialania; nie polecalbym takiego rozwiazania, ale jak mozna to zrobic...

Skąd biorą się wartości 0 i 1 w tablicy Karnaugha? Wyjaśnienie zasad

Zadanie 1. Należy zaprojektowac automat, który bedzie rozpoznawac dwie specyficzne sekwencje wejsciowe: cztery kolejne „1” lub cztery kolejne „0”. Okreslone jest wejscie „w” i wyjscie „z”. Jesli w=1 lub w=0 dla czterech kolejnych cykli zegarowych, to z=1, w przeciwnym przypadku z=0. Zazebianie sie sekwencji...

Wybór FPGA Altera Cyclone i zestawu ZL11PLD dla początkującego - opinie?

> Wolałbym też mieć przed sobą jakiś prosty moduł i zacząć obserwować > rezultaty programowania w praktyce a nie analizować symulację. > Dla mnie jest to bardziej motywujące i popychające do przodu. wolna wola rzecz jasna i gust nie podlegajacy dyskusji :) ale moze sie okazac, ze dioda i owszem zapalila sie, ale z zupelnie innego powodu niz myslisz...