quartus licznik

Quartus - licznik na wyświetlaczu siedmiosegmentowym

Witaj. Możesz wzorować się na tym projekcie: http://mikrokontrolery.blogspot.com/2011...

EPM240 - pierwszy projekt licznika 8-bitowego w Quartus

"Warning (332174): Ignored filter at SDC1.sdc(12): clk could not be matched with a clock" W projekcie wejście zegarowe nazywa się CLK, a nie clk. "Warning (332049): Ignored set_input_delay at SDC1.sdc(12): Argument -clock is not an object ID " Tutaj ta sama uwaga. "Warning (332049): Ignored set_output_delay at SDC1.sdc(20): Positional argument: object_list...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Jak zrealizować konwerter z 4 liczników mod 10 na 4 wyświetlacze 7-segmentowe?

Jak do tego sie zabrać trzeba chyba zaczac do czytania podrecznikow ? znajdz jakikolwiek program napisany w ahdl, zeby zobaczyc jak sie go zaczyna, jak sie deklaruje we/wy, stale i zmnienne, w ktorym miejscu zaczyna sie opis algorytmu; potem napisz licznik mod10, to calkiem proste: jesli 'zegar' to: jesli licznik=9 to licznik = 0 jesli nie to licznik...

Licznik modulo 53 na układzie 7493 w Altera Quartus - jak przedłużyć czas trwania liczby 52?

Witam serdecznie. Mam do zrobienia na zajęcia licznik modulo 53 za pomocą układów scalonych 7493 w programie Altera Quartus. Mój licznik działa, liczy od 0 do 52, tylko mam jeden problem z którym nie mogę sobie poradzić. Licznik za szybko przechodzi z liczby 52 na 0. od 0-51 liczy w takim samym, dobrym tempie, lecz liczba 52 pokazuje się zaledwie na...

Altera DE2 Cyclone II - Zegar na wyświetlacz siedmiosegmentowy, Quartus II

mam nadzieje, ze wiesz jakiej czestotliwosci zegar jest na plytce, i w jakim jezyku masz to napisac; A. -deklarujesz odpowiednio duzy rejestr i dzielisz wejsciowy zegar tak, by dzielnik dawal impuls co sekunde; - zliczasz sekundowe impulsy licznikiem modulo 60, przejscie miedzy 59 a 0 to impuls minutowy - zliczasz impulsy minutowe licznikiem modulo...

Jak ustawić wartość początkową licznika 74193 od 5 do 10 w Quartusie?

Witam. Należy skorzystać z możliwości wpisu. Na wejściach A ...D ustawić wartość 5 i zamiast licznik kasować, dokonać wpisu poprzez wymuszenie stanu niskiego na wejściu LDN. Pzdr.

Jak zaprojektować cyfrowy obwód do komunikacji I2C-bus? Od czego zacząć?

maciejxxx przesadza oczywiscie liczac tysiace bramek, jakie trzeba narysowac w edytorze schematu quartusa, by zrobic kontroler i2c; ten edytor oferuje gotowe, calkiem rozbudowane moduly, nie trzeba wszystkiego skladac z podstawowych bramek OR czy AND; inna sprawa, ze pisanie w vhdl czy verilogu naprawde jest szybsze, latwiej wprowadzic poprawke itd,...

AHDL licznik modulo 10: mikrooperacje zeruj, -1, +2, neguj, wyjście Y dla >=5

moze i masz racje ale jak Ty zaczynales to odrazu byles wszechwiedzacy? moze i tak ale ja nie jestem i dlatego pisze tego posta. Wracajac do tematu co to jest quartus i gdzie tego szukac?

machxo2/verilog - nie działają połączenia wire między licznikami - początkujący

Podobnie zachowywal sie taki kod: tez chcialbym zrozumiec ... oba przyklady powyzej sa funkcjonalnie identyczne , verilog jako default przyjmuje, ze sygnaly sa wire, jesli nie zadeklarujesz inaczej: "`default_nettype none"; dla samej nauki veriloga te 'wpadki' nie maja wiekszego znaczenia, zachowanie ktore opisujesz wydaje sie specyficzne dla konkretnej...

Jak zaprojektować minutnik MM:SS w Quartus 2 z bramkami, licznikami, rejestrami?

Witam! Mam zaprojektowac na zajecia minutnik MM:SS odliczajacy czas do 0, a owy czas mozna ustawic recznie. Nie wiem jak sie za to zabrac, jak to zrobic za pomoca bramek, licznikow, rejestrow ? Jesli ma ktos pomysl na schemat to prosze o pomoc. Na zajeciach uzywamy programu Quartus 2.

Dodatkowe impulsy w symulacji CPLD EPM3064ATC44-10 w Quartus II

pomimo tego że licznik jest synchroniczny to i tak pojawią się hazardy problem nie w liczniku czy dekoderze, te kawalki wygladaja na napisane poprawnie, masz klopot, bo wejscia zegarowe rejestrow D polaczyles z wyjsciami ukladu kombinacyjego; to jest wlasciwie wbrew 'zasadom sztuki'; jesli bedziesz w stanie opisac co chcesz uzyskac tak, bym to zrozumial,...

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

rozumiem, że lepiej zrobić to w bloku always, np tak nie, nie o to chodzi; rzecz w tym, by specjalny sygnal, jakim jest zegar nie bramkowac, nie uzywac w logice, chyba ze ma sie ku temu dobry powod i wie sie, co co sie robi; chodzi o to, by zegar docieral do wszystkich zatrzaskow w tym samym momencie, kazda logika wprowadza dodatkowe roznice w propagacji...

VHDL: Implementacja stosu z operacjami push i pop w Quartus II

(at) Mroowa1990 to nie najmniejszego sensu. Stworzyłeś zwykły zatrzask (bo pominąłeś wszystkie możliwości stanu LEDR przy wszystkich stanach op , jakbyś je wymienił miałbyś układ kombinacyjny). Przez syntezę to na przykład nie przejdzie, brakuje Tobie reszty możliwości, np na końcu case when others => null; w celu stworzenia zatrzasku. Twój opis...

Nieprawidłowe czasy stanów w maszynie stanów AHDL w Quartus II Altery

a powiedz mi w jakim stanie jest Twoja machina jak zrobisz ON?? wg. mnie nie masz pojecia w jakim stanie jest ten licznik i w jakim stanie jest fsm i do tego nie masz domyslnego stanu

VHDL - Błąd podczas kompilacji kodu licznika czasu

nie mam wprawy w vhdl - nie analizowalem kodu, komunikat wygenerowany przez maxplus mowi, ze usilujesz skorzystac z czegos, [clklock] co nie jest dostepne w ukladach max7000, nie jest to raczej blad kodu jako takiego; o ile to mozliwe, to zainstaluj quartus, znacznie lepsze narzedzie niz maxplus; j.a --- na pewno przeslany na elektrode kod odpowiada...

FPGA Altium Designer 09 - Błąd NgdBuild:604 przy wgrywaniu komponentu

Proponowałbym zacząć od pokazaniu kodu bo po samej nomenklaturze kodu ciężko coś stwierdzić... Ja miałem błąd ale przy innej sytuacji... Wrzuciłem ten błąd w google i: http://www.google.pl/search?q=ERROR%3ANg... Szczerze dalej mi mało mówi prócz braku wsparcia dla bloku "prosty...

Darmowy program do symulacji układów TTL z biblioteką bramek i liczników dla studentów

Workbench? Od biedy to i LTSpice ma jakieś tam mega uproszczone modele bramek i jest za free, aczkolwiek ciężko go tu polecać. Ew. starsze wersje Quartusa [ca. 9.0] miały wbudowany dość przyjazny początkującym symulator, pytanie czy warto zaciągać taką kobyłę dla paru klików...

VHDL licznik parkingowy na TREX C1 z Cyclone EP1C6Q240C8 - jak zacząć?

Na zaliczenie przedmiotu mam napisać w VHDL-u na Quartus II na płytce testowej TREX C1 firmy Terasic Technologies z układem FPGA serii Cyclone typu EP1C6Q240C8 licznik parkingowy. Wejścia licznika: wjazd samochodu, wyjazd samochodu, reset, Wyjście - 4 wyświetlacze 7 segmentowe wiadomość: WOLN lub ZAJE. Wjazd jest symulowany naciścnięciem przycisku,...

[VHDL] stuck at "1" po zaprogramowaniu pytki, prosty kod

Swoją drogą to jestem ciekaw jak ten quartus puszcza symulację skoro proces kombinacyjny blokuje całą symulację ze względu na to, że w każdym stanie zmieniasz licznik, który jest w liście czułości. Teoretycznie powoduje to nieskończoną pętle kombinacyjną, a to z kolei powinno powodować to, że symulator nie powinien ruszyć z czasu 0ns - w tym momencie...

Projekt licznika modulo 73 na licznikach typu 74163

Witam Mam do zaprojektowania licznik liczący modulo 73 na licznikach typu 74163. Wykonałem wstępny projekt w Quartusie ale nie liczy on poprawnie. Nie wiem czy wszystko dobrze podłączyłem. Proszę o pomoc. Nie wiem też jak wykonać reset na takim liczniku. Wykrywam sekwencje 1001001 i bramką nand podłączam do reset (clrn), ale licznik się nie resetuje....

[NIOS2] - Nios2 IDE zawiesza się na 57% przy debugowaniu na Win7 x64

Ok, udalo mi się stworzyć na SuSE BSP i projekt [Nios2 IDE najlepiej odpalać z Quartusa, tam jest kilka plików wykonywalnych uruchamiających Eclipse i wcześniej musiałem ręcznie włączyć nie ten co trzeba], ale po wgraniu SOF'a do FPGA programator nie widzi soft-procesora i każe mi się upewnić czy na pewno wrzuciłem wszystko jak trzeba. Procka nie mam...

VHDL: Jak usunąć błąd SHARED variables are not supported for synthesis?

/.../DO 16 STYCZNIA MAM TO WYDRUKOWAC/.../ w takiej sytuacji powinienes sie zastanawiac, jak dostac przedluzenie oddania pracy, o miesiac co najmniej; mimo ze slabo znam vhdl, to mam pare uwag - niestety te uwagi nie pomoga Ci zdazyc z tym projektem przed 16 stycznia function vec2int(licz : std_logic_vector) return integer is variable RESULT:...

VHDL Generator PWM w Quartus II - brak sygnału na wyjściu z bloku PLL

Witam, Na wstępie napiszę, że czytałem podobne tematy w poszukiwaniu odpowiedzi na moje pytanie;) Otóż, jestem początkującym w tej dziedzinie a chciałbym zrobić ze schematów blokowych w quartusie generator PWM z f=10kHZ. Zasada działania polega na tym, że podaję wartość "dana" i dopóki na komparatorze ta wartość jest większa od wartości na drugim wejściu...

Poprawny wewnętrzny Reset bez użycia pinu IO [VHDL].

Przy okazji zrobiłem eksperyment na Quartus 18.1 Lite Cyclone V, kod: https://obrazki.elektroda.pl/2373893600_... reset_fsm jest podpięty na stałe do VCC, licznik nawet nie jest brany pod uwagę. Dopiero ustalenie wartości początkowej reset_fsm na '0' poprawnie generuje logikę. Edit: Teraz dopiero zauważyłem że w kodzie J.A jest strzał,...

Układ programowalny zamiast płyty z ttl-ami. Jak zacząć?

"Wrysowujemy" schemat(bramki, przerzutniki etc.) a program produkuje plik do wrzucenia do programatora. zarowno ise xilinxa jak i quartus altery oferuja edytor schematow; ale powiedz sobie sam szczerze, chcialbys programowac '51 czy jakiegos arma rysujac schemat ? dalo by sie, ale po co ... niestety nie znam literatury, ja sie uczylem korzystajac z...

Dekada zliczająca wstecz w kodzie BCD na przerzutnikach JK - szukanie błędu

Witam. Muszę zaprojektować licznik taki jak w temacie od zera. Zatrzymałem się już na samym początku, nie mam pojęcia jak mając tablicę prawdy i tablicę przejść licznika utworzyć tablicę dla każdego z wejść przerzutników i odczytać z niej czemu jest równe. Czy mógłby ktoś w miarę po ludzku wytłumaczyć ten proces? W znalezionych przeze mnie materiałach...

Jak poprawnie podać sygnały wejściowe do FIR Compiler Altera w modulatorze sigma-delta?

/.../mam problem z projektem modulatora/.../ jesli o mnie chodzi, to nie ma szans bym sie przebrnal ze zrozumieniem przez to, co zrobiles; ale jesli uwazasz, ze symulacja pokazuje poprawne dzialanie ukladu, to dodaj signaltap i porownaj przebiegi ze sprzetu z tym, co pokazuje symulator; dodajac signaltap miej na uwadze, ze jesli projekt sam w sobie...

Jak stworzyć regulowany generator prostokąta 2MHz na FPGA Altera?

No to tu właściwie sam układ jest prosty. Musisz zrobić wyzwalany generator paczek impulsów. Przychodzi zbocze sygnału Fprf, jest zapamiętywane w pierwszym przerzutniku synchronizatora, wyjście tego przerzutnika wchodzi na wejście D drugiego przerzutnika, który jest taktowany sygnałem 2 MHz, tu chodzi o to by początek paczki był zsynchronizowany z sygnałem...

[cpdl][vhdl] Probkowanie sygnalow na zboczu opadajacym

/.../zeby licznik liczył nieprzerwanie i był resetowany, jeżeli na opadającym zboczu nCS zmienna data = '0'/.../ zapewne funkcje ktora chcesz zrealizowac, mozna napisac bardziej zgodnie z zasadami sztuki, asynchroniczne zerowania, ustawiania niosa ze soba niebezpieczenstwo blednego dzialania; nie polecalbym takiego rozwiazania, ale jak mozna to zrobic...

Jak zacząć naukę AHDL z użyciem Cyclone II i Quartus II?

Witam, wracam do problemu po dłuższej przewie innym zajęciem ;] Naskrobane mam coś takiego, i teraz nie wiem jak użyć RAMu. Mógłby ktoś mi powiedzieć o co camman ;) poniżej zamieszczam cały projekt, wybrać należny: "licznik1" Słownie o co mi chodzi: chciałbym aby licznik liczył sobie jak liczy ale każdą wartość zapisywał w innej komórce pamięci ram...

Jak napisać sterownik PWM do LED w VHDL?

ściągnęłam program xilinx ISE 9.2i ja pracuje z quartus, ise znam slabo, z tym narzedziem za wiele ci nie pomoge; ak mam sprawdzić te kody? mam je sprawdzić pojedynczo czy wszystkie razem hmm... w jakiej ty szkole jestes ? musisz miec kod nadrzedny, w ktorym beda polaczone te podrzedne; musisz powiedziec ise, ktore pliki skladaja sie na projekt, potem...

Sprawdzenie kodu VHDL dla Cyclone III - generowanie sygnału tim1*8

To jest mój pierwszy kod w vhdl. Projekt oparty na cyclone III. Soft Quartus. Układ generuje 8 razy większy czas od wejścia kluczującego ok 125 ms niskim stanem. Na wyjściu jest 8 razy większy sygnał tim1 z dokładnością ok 0,0001. Jeśli jest ktoś chętny do obejrzenia proszę o uwagi co do składni i sposobu tworzenia takiego układu. Dodam że w symulatorze...

Licznik VHDL: zliczanie do 100, przesuwanie jedynki, losowe wartości wyjścia

/.../ dzieki wam przypominam sobie, co dawno temu umialem o vhdl ;); na poczatek - to ja nie pojmuje te komplikacje z count_reg, count_next , to mi przypomina styl pisania fsm, uzywanie go do zwyklego rejestru szeregowego wydaje mi sie przesada; ja to bym taki kod napisal najprosciej jak sie da architecture Behavioral of counter is signal counter :...

[VHDL] Sterowanie przetwornikiem A/C AD7864 poprzez układ FPGA firmy Altera.

Witam, Mam problem ze skonfigurowaniem sterowania przetwornika A/C AD 7864. Bardzo bym prosił o pomoc i wskazanie błędów. Będę bardzo wdzięczny. Poniżej załączam kod programu. [syntax=vhdl]-- WARNING: Do NOT edit the input and output ports in this file in a text -- editor if you plan to continue editing the block that represents it in -- the Block Editor!...

Licznik synchroniczny z przerzutników JK z dwoma sekwencjami

Zanim podłączysz dekoder 7447 to sprawdź czy układ ci działa. Tak na pierwszy rzut oka za dużo tam bramek, nie pokazałeś tablic Karnaugh i ich minimalizacji więc nie jestem wstanie ocenić poprawności schematu. Po schemacie domyślam się że rysujesz w Quartusie od Altery, czyli układ będzie pewnie uruchamiany na jakimś zestawie startowym (nie wiemy jakim)....

Tirex- C1 - Przesuwający się napis w VHDL na 4 wyś. 7 seg.

Witam Musze napisać program w VHDL który będzie miał za zadanie przesuwać napis(ciąg cyfr). Cyfry są wprowadzanie za pomocą przycisków tzn jedno wciśnięcie powoduje zwiększenie licznika o 1. Tak się dzieje dla 4 segmentów a nastepnie 5 przyciskiem zatwierdzamy i napis musi się przesuwać w prawo lub w lewo. Narazie pracuje nad wprowadzeniem tych cyfr...

Zapis/odczyt danych przez USB do płytki startowej Altery

po pierwsze: address : IN STD_LOGIC_VECTOR (4 DOWNTO 0); ); generuje blad kompilacji, niepotrzebny srednik; 2. Po wpisaniu jakiejś wartości do ROM i wybraniu Read Data from In-System Memory zmienia wartości całej pamięci na 0/.../ tego nie jestem w stanie sprawdzic bez hardware, ale moze cos sie wyjasni, jak poprawisz bledy; 3. Podłączyłem sygnał zegarowy...

Quartus II - projekt zawierający kilka liczników.

Witam, Podpenę sie pod temat. Czy ktoś może mi pomoc w Quartus II wykonać kilka liczników. Mam już je zaprojektowane na papierze. Lecz nie wiem jak dobrze narysowac i wykonac symulacje. kazda pomoc wskazowka bedzie ok. Temat nieaktywny od 5 lat. Pytanie Kolegi nie jest bezpośrednio związane z tematem, dlatego wydzielam jako nowy temat. 3.1.19. Nie wysyłaj...

Sprawdzenie algorytmu mnożenia w VHDL z użyciem diagramu z dokumentu PDF

Ostatnio dorwałem ciekawy dokument w którym są opisane algorytmy dzielenia i mnożenia. http://www.cs.rpi.edu/~hollingd/comporg2... Sugerując się diagramem ze strony czwartej wyczarowałem następujący kod: Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; ENTITY Mnozenie is Port( Multiplier : inout std_logic_vector(3...

Jak zaprojektować asynchroniczny licznik modulo 9 z tabelą przejść i JK?

Dziękuję za odpowiedź. Wykonałem podany przez Ciebie układ w Quartusie jednak wciąż drugi przerzutnik nie reaguje. http://obrazki.elektroda.net/100_1258203... http://obrazki.elektroda.net/63_12582036...

Jak zaprojektować licznik synchroniczny na przerzutnikach D z sekwencjami S=0, 0 1 3 i S=1, 0 3 1?

Próbowałem zrobić to sposobem z wykładu, ale jak próbuję dokonać symulacji w quartusie II to mam stany nieokreślone na wyjściach. Poniżej zdjęcia w jaki sposób wyszły funkcje. http://obrazki.elektroda.pl/3087202500_1... http://obrazki.elektroda.pl/1443324500_1... Bardzo proszę o pomoc naprawdę chciałbym to zrozumieć ponieważ...

[FPGA][ALTERA/INTEL] Simulation Waveform - nieoczekiwane stany Unknown Forcing

Jeżeli chodzi o sam kod, to wygląda on tak (przepraszam, za bałagan w kodzie ale ciągle go zmieniam szukając problemu więc nie jest posprzątany...): Plik MAIN: [syntax=verilog]`timescale 1 ps / 1 ps //Plik glowny pamieci PLLR module PLLR_MAIN(in_UKOM, clk, triger_UKOM, triger_KPI, stop_wren_PLLR, reset, out, test_PLLR); output [3:0] test_PLLR; assign...

VHDL - Jak zmierzyć prędkość obrotu enkodera za pomocą sygnałów?

mala uwaga do podanego kodu: /.../ g_narastajacy <= not poprzednie_g and G; g_opadajacy <= poprzednie_g and not G; /.../ takie rozwiazanie bedzie od czasu do czasu pracowac blednie, jesli sygnal bramki 'G' jest asynchroniczny wzgledem sygnalu 'E' uzytego tutaj jako zegar; zeby to naprawic, oba g_narastajacy/opadajacy powinny byc rejestrami http://obrazki.elektroda.net/20_12271677...

Wszystko o układach programowalnych... podstawowe informacje

Języki nastawione na sprzęt: ABEL PALASM Języki wysokiego poziomu: VHDL Verilog nie jestem pewien czy nazwałbym to językami wysokiego poziomu, ponieważ może być to mylące dla nowych w tym temacie osób, owszem składnia jest częściowo podobna (szczególnie Verilog), ale nie są to języki programowania, tylko opisu sprzętu, czyli opisuje się za ich pomocą...

Standardowa biblioteka komponentów VHDL - czy istnieje coś jak STL w C++?

Czy istnieje cos takiego jaka standardowa biblioteka /.../ pewnie w sieci mozna znalezc przykladowe realizacje wszelkich 'malych' komponentow, jak liczniki, multipleksery itp; weekend w internecie i mozesz miec pelen dysk takich rozwiazan; w ise i quartusie sa generatory typowych funkcji; w zasadzie nie rozumiem o co pytasz - oczekujesz jakiejs biblioteki...

ModelSim - jak ograniczyć zakres wartości do rzeczywistych bez sygnałów 'X'?

Gwoli sprecyzowania rozważań: Używam QuartusII do kompilacji kodu VHDL, układem docelowym jest CycloneII(FPGA). Kompiluję następujący kod, który opisuje prosty licznik użyty w odbiorniku UART: LIBRARY IEEE; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; ENTITY SampleCounter IS PORT (sample_clk : IN...

Ocena schematu licznika zliczającego w przód w Quartusie

Witam. Mam za zadanie skrócić cykl licznika do 8. Ma to być licznik zliczający w przód i zrobiłem coś takiego: https://obrazki.elektroda.pl/7447149000_... Ale nie wiem czy jest poprawny, bo w tym quartusie nie za bardzo wiem, jak sprawdzić działanie (na normalnym stanowisku laboratoryjnym jest układ z wyświetlaczem cyfrowym, co ułatwia...

[VERILOG] Xilinx Spartan 3 - Błąd syntezera przy projekcie zegara szachowego w Verilog

Witam, W ramach projektu na uczelni muszę zrobić zegar szachowy, który będzie odliczał od maksymalnie 99minut 59sekund. Projekt realizowany na ISE 13.4 oraz płytce ewaluacyjnej Spartan3 W związku z tym tworzę złożony moduł składający się z 4 liczników BCD ( trzech modulo 9 i jeden modulo 5), które mają możliwość ustawienia wartości początkowej. Poniżej...

KrzysioCart Micro SD - rewolucja dla fanów konsoli Pegasus/Famicom.

http://obrazki.elektroda.pl/5144790300_1... Przedstawiam Wam swoje najnowsze dzieło - KrzysioCart MicroSD - kardridż do konsoli Pegasus, który będzie ostatnim, jaki kupisz - żaden inny już nie będzie potrzebny. Kardridż obsługuję 82% wszystkich gier, jakie wyszły na konsolę NES / Famicom / Pegasus. Obsługiwane są następujące mappery...

Licznik szeregowy modulo 13 z przerzutnikami D - brak resetu z 12 do 0

Cześć, próbuje zrobić licznik szeregowy modulo 13, liczący w górę z wykorzystaniem przerzutników D. Jednak po odpaleniu symulacji nie następuje nigdzie reset z 12 do 0 - po osiągnięciu 12 już nigdy nie zmienia się wartość. Tutaj są moje tablice. Kolumny są ponumerowane w ten sposób: DCBA, gdzie 7 = 0111 http://obrazki.elektroda.pl/1876288400_1...

Miernik odległości na ALTERA Cyclone w Quartusie - jak przeliczyć czas na drogę?

Mam do zrobienia "miernik odległości" a ma to wyglądać tak że włączam jednym przyciskiem stoper tym samym wyłączam go tzn wynik nalicza i zatrzymuje się na wyświetlaczu segmentowym, a drugim przyciskiem reset (TO JUŻ JEST W KODZIE PONIŻEJ). Kolejnym przyciskiem przeliczamy ten czas na drogę mając już przypisaną w kodzie domyślną prędkość światła lub...

Jak zrealizować generator paczek przebiegów na FPGA w Quartus?

Witam. Czas mija, a ja z cyfrą ciągle na bakier :| Jeśli mógłby ktoś pomóc- poniżej wrzucam obrazek prostego generatorka dwóch przebiegów o stałej częstotliwości przesuniętych o połowę okresu. Proszę o podpowiedź w jaki sposób zrealizować następującą sytuację: przebiegi te mają być wysyłane jako paczki o regulowanej długości(od 2 do 16 okresów) i paczki...