verilog sygnał

[Verilog][Modelsim] - Nie inicjalizuje zmiennych i nie propaguje sygnału

Pogooglaj o bloku initial .

VGA generator w Verilog na FPGA 50MHz – monitor nie wykrywa sygnału, ekran uśpiony

Zastąp 'initial' jakimś resetem.

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Verilog licznik 4-bitowy nie działa w ModelSim – brak sygnału na wyjściu D

Zapewne dlatego to nie dzialalo, bo nie uzylem przypisania non blocking. skoro sam mowisz, ze dopiero zaczynasz z verilog/fpga, to pozwole sobie na kilka uwag; synteza nie dopuszcza always nalezy uzywac <= a nie = ; w przypadku tak prostego kodu jak Twoj, dla symulacji nie ma znaczenia, czy napiszesz przypisania jako blokujace, czy nie; czerwone...

FPGA Spartan - Jak zbudować układ z buforami 24-bitowymi w Verilogu?

Kilka komentarzy co do kodu: [syntax=verilog]assign adr0 = (memnr==1'b0)? wpiszadres : 24'bz; assign adr1 = (memnr==1'b1)? wpiszadres : 24'bz; //zawsze gdy gdy b�dzie co� wpisane do wpiszdane wtedy dane b�d� wpisane do odpowiedniego bloku assign wdata0 = (memnr==1'b0)? wpiszdane : 24'bz; assign wdata1 = (memnr==1'b1)? wpiszdane...

Verilog - Jak unikać przypisań wielokrotnych w przypadku wielu sygnałów?

Witam W verilogu zrobiłem kilka mniej lub bardziej skomplikowanych projektów. Zawsze mam jeden mały problem - zapominam się i robię przypisania wielokrotne. Kilkukrotnie spotykałem się z sytuacjami, w których jakaś zmienna musi się zmieniać pod wpływem kilku sygnałów zewnętrznych. Prosty przykład jaki mi przychodzi teraz do głowy to zegar. Pod wpływem...

[Zlecę] Projekt wyzwalacza fpga verilog pod płytke Tang Nano 9K spi

Ostatnie pytanie czy sygnał sys_rst_n ma być połączony pod któryś z przycisków czy jest zewnętrznym sygnałem z układu?

Tworzenie własnych komponentów LCD w WebPACK_SFD_91i bez VHDL

wydaje mi się, że taki bloczek jesteś w stanie stworzyć jedynie w VHDL/Verilog, gdzie jako dodatkowe argumenty do sygnałów podasz nr pinów

[Verilog] - Prośba o wyjasnienie dwóch komunikatów

W iCEcube2 jest zakładka 'Timing Constraints Editor" W niej kolejne zakładki między innymi "Clock Constraints" i "Generated Clock Constraints" W tej pierwszej wpisałem "SYS_CLK" i podałem period 10ns Ostrzeżenie o jakie się pytałem zniknęło. Ta druga zakładka jeśli dobrze zrozumiałem opis służy do definiowania sygnałów, które powstają w wyniku podzielenia...

Jak poprawnie podać sygnały wejściowe do FIR Compiler Altera w modulatorze sigma-delta?

1. DDR jest na wyjsciu kosci, takze wszystko - caly design ma chodzic albo na rising albo na falling edge nie utrudniaj sobie zycia. 2. Nie operuj na variable, uzyj signal 3. Jeden proces/always - jeden wektor/sygnal To jest System Verilog: reg [31:0] shiftreg = 0; - wiedziales o tym? O resecie juz pisalem. Jesli nie wiesz jak wygladaja wzajemne relacje...

Przesunięcie sygnału o 90 stopni w DSP Quartus dla 0-100 Hz

W Matlabie można zaprojektować odpowiedni filtr (HDL Coder napisze go za nas w VHDLu lub Verilogu). Im wyższy rząd filtru tym bardziej płaska charakterystyka amplitudowa. Oczywiście można poddać taki filtr symulacji. Nie wiem jak obliczeniowo poradzi sobie FPGA z filtrem Hilberta wyższego rzędu (nie znam się) ale można spróbować. W załączniku kilka...

Verilog - jak stworzyć 16-bitowy multiplekser z nietypowym kierunkiem danych?

Ten mux to nie mux a bardziej coś jakby latch, w zależności od sygnału select dane są przepisywane albo do rejestru pośredniego albo z rejestru pośredniego na wyjście. Wydaje mi się że najlepiej będzie to opisać przy pomocy logiki synchronicznej, która co impuls zegara sprawdza stan sygnału sterującego i przepisuje wartość.

Ile średnio zarabia junior, mid i senior FPGA DESIGN ENGINEER?

... piszę do Pana ponownie z ofertą FPGA Developera do działu R&D przy projekcie nowego zasilacza dla rynku półprzewodników. Może teraz byłby Pan zainteresowany zmianą? Stawka dzienna do 💲 1100 zł/day netto +VAT 💲 na B2B. Możliwość zatrudnienia u klienta na UoP. 💾Stos technologiczny: FPGA, ASIC, VHDL, MatLab/ SimuLink/ Python,...

Jak połączyć moduły counter i rom_tab w Verilog do generacji sinusa?

Nadal jednak nie potrafię otrzymać na wyjściu żadnej odpowiedzi. W czym może tkwić problem ? Stwórz testbench do modułu polaczenie , daj sygnał pobudzający na clk_i (bo masz Z) oraz enable_i i obserwuj wyjście D_o :D http://obrazki.elektroda.pl/7104428800_1...

Blok komparatorów dla kilku sygnałów wejściowych

moze tak ? dzialanie jest chyba zrozumiale, nawet jesli ktos nie zna za bardzo verilog; module sorter ( input clk, input [7:0] d0,d1,d2,d3,d4,d5,d6,d7, output [2:0] ch, output [7:0] max ); reg [15:0] cmp01, cmp02, cmp03, cmp04, cmp11, cmp12, cmp2; reg [2:0] max_ch00, max_ch01, max_ch02,...

Verilog - generacja krótkiego impulsu po opadającym zboczu

Dlaczego chcesz pobierać sygnał do pomiarów z cewki zapłonowej? Nie lepszym rozwiązaniem jest podłączenie się pod czujnik położenia wału?

Jak przekazywać sygnały między procesami w VHDL dla zegara jajek?

Nie uwazam ze testowanie jest do bani ;) Tylko ze w VHDLu jest to troszke niewygodne ze wzgledu na rozwleklosc jezyka. PLI = programming language interface, czyli polaczenie Verilog<>C/C++. Bardzo wygodne do testowania. Ostatnio np. robilem prosty "akcelerator" graficzny. Fajnie jest zobaczyc natychmiast czy rysuje to, co chcemy na symulacji ;)...

FSM m3_state w ps2mouse Verilog z opencores – rola i wpływ na stabilność myszy

m3 zapewnia, że po odebraniu poprawnych danych z interfejsu PS2 sygnał na wyjściu 'data_ready' będzie aktywny tak długo, aż nie zostanie ustawiony sygnał 'read' potwierdzający odczytanie danych. Pozdrawiam, Dr.Vee

Jak zresetować licznik mod 5 z przerzutników D? Sygnał resetu dla cyfry 4

A w jakim języku to piszesz, VHDL, Verilog, czy może rysujesz schemat? W jakim programie testujesz?

Jak łagodnie wejść w świat CPLD/FPGA dla programisty C?

Bym się rozpisał na ten temat, ale może kiedy indziej :P Dla fanów C/C++: "The Design Warriors Guide to FPGAs" i wiele innych.

WebPack - brak automatycznego generowania sygnału zegarowego w symulacji

Nie wiem jak teraz ale dawniej trzeba było ModelSima sciągać osobno. Powinien być dostępny ze stron Xilinxa, darmowa jest wersja Xilinx ModelSim III Starter. Po zainstalowaniu trzeba podać w ISE scieżkę do niego. Robisz to w zakładce: Edit-Preferences-ISE General-Integrated Tools. Możesz też w projekcie zmienić symulator na wbudowany w ISE. Robisz to...

Błąd Multi-source w module SPI na sygnale busy w projekcie Spartan-3A. Jak naprawić?

Ja też nie używam przypisań "blocking" i nie chodzi o oszczędność komórek FPGA, ale o to, że przypisanie "<=" odpowiada strukturze hardware. Piszac "=" zdajesz się na to, jak kompilator to zinterpretuje i jaka dodatkową logikę wykreuje. Pewnie zrobi to dobrze, to znaczy zgodnie ze specyfikacją veriloga, ale nie jestem pewien, czy ja tak dobrze znam...

[CPLD] Jak zwiększyć czas propagacji w CPLD XC95144XL dla sygnałów AS, R/W, UDS, LDS?

Wstawianie buforów wewnątrz CPLD niewiele daje, bo kompilator przy optymalizacji je usunie, poza tym mają mały czas propagacji i musiałbym ich sporo użyć dla jednej linii... Użyj atrybutu KEEP, żeby zachować dany sygnał/prymityw/komponent przed usunięciem przez syntezer. Ten prymityw to BUF komponent. Do wstawiania dużej ilości czegokolwiek -> generate...

Verilog - SPI z automatycznym zatrzaskiem, przesunięcie bitów w prawo

Cóż, może ja sie nie znam, ale wydaje mi sie, że reset maszyny stanu (w tym przypadku licznika) powinien wystąpić na zbocze opadające CSa. Rozkminiam, jakbym ja miał zbudować ten układ na logice dyskretnej (do pewnego stopnia, oczywiscie). Deserializer w skrócie: 1) na opadający CS, resetuję licznik i przerzutnik typu D taktujący 'wyjscie' 2) na kazdy...

Jaki układ cyfrowy z jednym wejściem i wieloma wyjściami działa jak dzielnik częstotliwości?

tyle że posiadającego jedno wejście i kilka wyjść. Licznik tez tak ma tylko wyjścia pookazują binarnie stan licznika (jako liczbę dwójkową) W opisach liczników (technika cyfrowa) pojawiają się licznik 1 z N zwany także pierścieniowymi które maja w danym momencie jedno wyjście aktywne. Można poszukać czy taki gotowy scalony istnieje. Zazwyczaj brakuje...

Licznik w Verilogu - błąd przy syntezie, wielokrotne sterowanie rejestrem

Mam problem z moim licznikiem. Chciałbym, żeby resetował się na dodatnim zboczu x1, następnie zliczał impulsy zegara, aż do dodatniego zbocza x2. Błąd który otrzymuje: Line 33: Signal register[11] in unit licznik is connected to following multiple drivers: Wiem, że spowodowane to jest tym, że ustawiam wartość register w 2 różnych blokach always, podobna...

[Verilog] Modyfikacja kodu skaler HQ2X - zdalna pomoc w przeróbce dla projektu FPGA

Witam, Potrzebuję zmodyfikować kod upskalera obrazu 2x, a dokładnie HQ2X zastosowanego w kopii konsoli NES opartej o układ FPGA. Kod jest dostępny tutaj: https://github.com/strigeus/fpganes/blob... Kod ma być zastosowany w zupełnie innym projekcie niezwiązanym z konsolą NES i dlatego potrzebuję go dostosować do własnych potrzeb. Aby go...

Jak zapisać asercje na stany maszyny stanowej w ISE bez wyprowadzania sygnałów?

Dla ułatwienia napiszę kawałek kodu: [syntax=vhdl]entity main is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; signal_out : out STD_LOGIC; signal_in : in STD_LOGIC); end main; architecture Behavioral of main is signal licznik: std_logic_vector(7 downto 0); [...][/syntax]Załóżmy że "licznik" jest wykorzystywany w użytecznym kodzie i przechodzi syntezę....

Dlaczego localparam/parameter w Verilogu nie działa z wartością 26'd25000000?

Rzeczywiście, zrobiłem sygnały zegarowe według Twojej sugestii i teraz zadziałało :) Wielkie dzięki J.A za pomoc i za ostatnią ogólną uwagę, do tej pory nie zdawałem sobie z tego sprawy.

[verilog] [Verilog] Jak użyć if w bloku specify do sprawdzenia czasu sygnału CS?

Witam, Potrzebuje instrukcji która wykona coś takiego: [syntax=verilog]specify if (Zapis) $width(posedge CS, tcshw); endspecify[/syntax] Czyli instrukcji ktora sprawdzi czy sygnał CS trwał minimum czas tcshw, ale zrobi to tylko jeśli linia Zapis jest w stanie wysokim. Powyższa instrukcja oczywiście nie działa. Ma ktoś jakiś pomysł jak to zrobić?

Quartus - jak ustawić początkowe stany przerzutników D w Verilog?

w jaki sposób mogę w designerze ustalić jakie wartości na wyjściach mają mieć przerzutniki na początku działania układu? Przydałby się sygnał reset. Przykłady np. tu: http://www.interfacebus.com/Design_VHDL.... Pzdr TWl

System Verilog i struct. Connection type is incompatible with port.

Mi to się kompiluje (i symuluje), po dopisaniu paru linii. Podłączasz u siebie sygnały "wprost" (zamiast .port(sygnal)), może masz gdzieś kolejność pomieszaną? Możesz też użyć interfejsu zamiast struktury (do tego zresztą służą): [syntax=verilog] interface common_if; logic clk, rst; modport in(input clk, input rst); modport out(output clk, output rst);...

Kompedium wiedzy na temat CPLD/FPGA

Witam!!! Na wstępie proszę abyście nic nie dopisywali żadnych odpowiedzi do tego tematu. Jak chcesz coś dodać od siebie to proszę o informacje na priva. Dokleję i poinformuje co kto dodał o ile ta informacja będzie coś wnosiła do tego kompendium. Chce wprowadzić taki zabieg aby czytelnicy nie wertowali tego posta co kto dodał. To ma ktoś otworzyć i...

Generator sygnału zegarowego o zadanej częstotliwości

To może i ja się pochwalę ? ;) Poniżej wrzuciłem kod w Verilogu generatora DDS. Generacja obejmuje sinus i trójkąt. Przetworniki DAC zrealizowane są w FPGA jako przetworniki sigma-delta generujące sygnał PWM. Projekt przewidziany jest do zestawu Altium Live Evaluation Kit wyposażonego w Spartana 3. Dodatkowo jest możliwość modulacji ASK,FSK i BPSK zadanym...

Sterownik wyświetlaczy LED na układzie FPGA - miniprojekt

:) Tak gwoli jeszcze ścisłości jeżeli masz taki kod [syntax=verilog] if(cs_rising_edge) data <= tmp_data; [/syntax] to istnieje prawdopodobieństwo stworzenia Latch'a czyli przerzutnika reagującego nie na zbocze, ale na stan logiczny - ogolnie laczy sie unika, opozniają propagację sygnałów w chipie. Tutaj cię ratuje to, że masz powyżej posedge od...

Xilinx Spartan - Jak użyć DCM do generacji sygnału 1Hz z zegara 100MHz?

Mamy ostatnio do zrobienia na zajęciach proste projekty na Spartanach. W jednym z nich potrzebuję sygnału 1Hz. Na płytce mam zegar 100MHz i dzielenie tego przez 100 milionów nie jest dobrym pomysłem - najlepszym rozwiązaniem jest właśnie wykorzystanie DCMa. Jak to zrobić? Tzn jak podłączyć go do reszty bramek? (tak, nie piszemy w VHDLu, ani Verilogu,...

Kurs FPGA Lattice MachXO2 w języku Verilog: publikacja w Elektronice Praktycznej i na GitHubie

Chciałbym zaprosić wszystkich zainteresowanych do mojego kursu FPGA Lattice w języku Verilog. W kursie wykorzystujemy FPGA typu MachXO2 z uwagi na jego niską cenę, prostą do lutowania obudowę i duży potencjał w wykorzystaniu na potrzeby hobbystycznych projektów. Kurs jest publikowany w Elektronice Praktycznej, a także dostępny jest na stronie ep.com.pl....

Jak napisać blok opóźniający w Verilog dla PSoC/FPGA?

Dzięki za pomoc ale problem rozwiązałem zupełnie inaczej. Blok ten był mi potrzebny do generowania sygnałów sterujących dla tranzystorów w mostku. Polegać to miało na tym że przychodził PWM z zewnątrz i na bazie jego wygenerować 2 sygnały dla tranzystorów wraz z deadtime . I właśnie ten blok miał realizować deadtime. Jednak wadą było że potrzebowałem...

Wszystko o układach programowalnych... podstawowe informacje

Quartus też program :> W przypadku moich (raczej prostych) programów sprawuje się bardzo dobrze - rysowanie bramek, vhdl, verilog, graficzne przedstawienie automatów oraz symulator i programator. Jedyne co mogę mu zarzucić to brak możliwości symulacji (wewnętrzny symulator Quartusa) niektórych (większości?) sygnałów. A może tylko ja coś robię nie tak......

Symulacja Post-Route w ISE - oscylator VHDL z instancjami LUT nie działa

Ja robiłem generatory pierścieniowe opisane w Verilogu... nie trzeba wywoływać instancji LUTów, żeby to zrobić. W takim generatorku można (ale nie jest to konieczne) wstawić bramkę AND, która będzie go startowała (tym sygnałem sterujesz w testbenchu). Dzięki temu nie będzie stanu nieustalonego.

Jak przekazywać wartości między modułami w Verilog? Analizator Stanów Logicznych

Jeśli to ma być struktura syntezowalna to nie może być tam polecenia initial. Ogólnie wartości początkowe możesz ustawiać asynchronicznym resetem. Proces wówczas powinien tak wyglądać: always (at)(posedge clk or negedge rst) //reakcja na narastające zbocze begin //zegara lub niski stan rst if (~rst) licznik = 16'b0; else begin licznik...

[FPGA][ALTERA/INTEL] Simulation Waveform - nieoczekiwane stany Unknown Forcing

Wrzucam grafiki z symulacji: https://obrazki.elektroda.pl/3863726700_... https://obrazki.elektroda.pl/6006970900_... Linie sygnałowe z przedrostkiem PLLR pokazują sygnały wejściowe i wyjściowe modułu PLLR_MAIN. Reszta to pozostałe sygnały całego układu, które obecnie nie są istotne. Jeżeli chodzi o nazewnictwo pomiędzy...

Podstawy związane z FPGA... (środowisko + literatura).

1. Czy np. na Altere można pisać programy w języku wysokiego poziomu (jak C++ czy Python) i później to jakoś przekonwertować na VHDL? Czy w grę wchodzi tylko VHDL (oraz Verilog i podobne)? Nie da się połączyć w taki sposób języka do programowania współbieżnego z językiem do programowania sekwencyjnego. Nie wiem czy można tak radykalnie odpowiedzieć...

Jak zaimplementować filtr dolno i górnoprzepustowy na FPGA w VHDL?

Witam Jeśli chcesz zaimplementować filtr np. FIR w układzie FPGA, to wpierw musisz wybrać w oparciu o jaką architekturę chcesz go zrealizować. Tutaj masz niewielką garść informacji. http://www.xilinx.com/support/documentat... Następnym krokiem jest opisanie filtru za pomocą VHDL-a lub Veriloga. W kodzie który...

Xilinx ISE Design Suite - Błędne wyniki testbench licznika do 3

Programik ten ma za zadanie zliczać ile razy na wejściu był sygnał/.../ a jeżeli doliczy do stanu 11 ma na wyjściu podać sygnał wysoki przyjrzales sie ostrzezeniom kompilatora? moim zdaniem ten kod w ogole nie powinien sie skompilowac, a jesli udalo sie, zastanawiam sie jak kompilator to zrozumial; always (at) (negedge WE_licz) if (!WE_licz) jest to...

Jak dodać sygnał delta do pliku wyników w testbanchu?

Witam Mam testbancha ktory zapisuje do pliku wyniki symulacji i chcialbym zeby w pliku tez sie znalazla delta. Jak mam dodac taki sygnal?? przepraszam bardzo ale o jakiego "tesbancha" chodzi ?? verilog ,vhdl, system c przypuszczam żę pewnie o vhdl-a ale wydaje mi się że z tą deltą to będzie mały problem bo z tego co wiadomo mnie to się tego po prostu...

Verilog - Jak zaprojektować sygnalizację świetlną? Bramki logiczne

Czeeść wszystkim. Mam do stworzenia na zaliczenie projekt sygnalizacji świetlnej. Nie jest zawarte, jak bardzo musi być rozbudowana także przypuszczam tradycyjne skrzyżowanie z 4 sygnalizatorami. Jest mi ktoś w stanie pomóc? Ma być to pisane w Verilogu. Podczas zajęć uczono nas tworzyć bramki (przypisania),top i tb, ale potrzebuje logicznego rozłożenia,...

LiveDesign Evaluation Kit z Xilinx Spartan-3 do nauki VHDL i Verilog za 450 zł?

... układu CODEC (przez co zestaw ma ograniczone zastosowanie jako platforma testowania układów DSP).... Czy możesz rozwinąć temat, tj. co masz na myśli pisząc układ CODEC? Czy masz na myśli układ sprzętowego multiplikatora? Pozdrawiam Mam tu na myśli układ scalony z przetwornikami A/C i C/A. LiveDesign Evaluation Kit nie posiada takiego układu, (nie...

machxo2/verilog - nie działają połączenia wire między licznikami - początkujący

:) Takie oczywiste oczywistości oczywiście przemyślałem - na wyprowadzenie m_clk podawany jest sygnał z generatora sterowanego komputerowo o częstotliwości 2Hz i wypełnieniu 50% - taki banał od jednego dnia bym zauważył, poza tym wtedy powiedziałbym też, że wersja w której 2 liczniki działają równolegle też nie działa ;)

Reagowanie na oba zbocza sygnału `clk` za pomocą instrukcji if rising_edge / if falling_edge

To że sygnał "clk_xor_x" ma wąskie szpilki, zamiast wypełnienia 50% nie ma przecież znaczenia, bo i tak cały proces jest odpalany tylko na jednym jego zboczu (narastającym). Zgoda. Musi tylko spełniać minimalne timingi dla FF. To że powstaje sygnał o podwojonej częstotliwości to tylko "efekt uboczny", mi zależało aby po protsu zbocza narasstające pojawiały...

[Verilog] Jak podłączyć bufory trójstanowe do dwukierunkowej transmisji PS/2 w Verilog?

Cześć wszystkim, mam pytanie odnośnie treści zadania, które postawiono przede mną na studiach. Oto treść: Układ ma odczytywać dołączoną klawiaturę PS/2 i wyświetlać na wyświetlaczu LED naciśnięte klawisze. Ponieważ dostępny jest tylko wyświetlacz 7-segmentowy, rozpoznawać należy tylko następujące klawisze: 1,2,3,4,5,6,7,8,9,0,a,b,c,d,e,f. W przypadku...

[epm 3064] verilog - generator pojedyńczego zbocza

Może opiszę inaczej. Przerabiam lekko kod do układu PLD od rozszerzenia pamięci komputera amiga600. Oryginalnie w układzie nie ma żadnej konfiguracji zworkami dotyczących trybu pracy pamięci (0mb, 4mb, 8mb) a czasami jest potrzeba ustawienia innej pojemności niż 8mb. Dodałem więc konfigurację aktywowaną zboczem sygnału NRESET, kiedy zostanie wciśnięty...

Quartus Jak włączyć symulacje i dodać sygnały.

A w necie coś ciężko znaleźć "idiot's guide" do napisania testbencha w quartusie nie ma 'testbencha w quartusie', testbench to standardowa metoda generowania wymuszen w kazdym symulatorze, nawiasem mowiac to po prostu plik vhdl lub verilog; chcesz sie zajmowac fpga, musisz to opanowac; na poczatek mozesz sciagnac od altery https://www.altera.com/download/archives...

Wybór książki o Bacoma: klasyk Góreckiego 2006 czy nowa 2023?

Ale zaszalałeś z przykładem, ale ktoś kto zaczyna przygodę w C, zaczyna od tych prościutkich zapisów, bez wskaźników itp. Do tego miejsca miałem na myśli, że jest "prostacki", czyli łatwo zaimplementować ciekawe operacje, bez dużej wiedzy (może zbyt ulotnie użyłem tego słowa, ale nie o to mi chodziło, co miałeś na myśli (; ). Później, powoli poznaje...

Czy można zaprogramować ALTERA EPM7032 bez JTAG za pomocą Byte Blaster?

A co wiesz na temata XC9572 - bo o niego w szczególności mi chodzi?? Nigdy nie widziałem go na oczy, a nie interesowałem się nim, ale w specyfikacji jest napisane że ma interfejs JTAG oraz pamięć FastFlash (cokolwiek by to miało znaczyć). Jest to typowa kość CPLD, cztery bloki po 18 makrocel, na wejściu prawdopodobnie matryca AND na którą wchodzi do...

Jak poprawnie zasymulować rejestr PISO w VHDL w ISE 9.2?

Dziękuje twój kod działa. Popatrzyłem na twój kod dostosowałem do moich potrzeb i dział... przynajmniej tak wynika z przebiegów czasowy w następnym tygodniu sprawdzę to w a płycie czy przebiegi czasowe pokrywają się z pracą fizyczna ... Następne pytanie: Jak zamienić mój kod w VHDL-u / Verilog-u na jeden bloczek (symbol) w schematic-u... bo muszę przyznać...

Jak zbudować MUX 1 z 8 używając dwóch MUXów 1 z 4? Połączenie i wybór sygnału

To nie takie łatwe jak mówisz... W Verilogu muszę zrobić moduł MUXa 1 z 4. A potem taki bloczek wykorzystać w module głównym aby zrobić MUXa 1 z 8... Do modułu głównego z zewnatrz podlaczam wejscia A0-A7, S2-S0, i Wyjscie Q... to teraz wejscia A0-A7 sobie połaczę bez problemu do tych bloczków ( MUX 1 z 4 ) potem dwa wejscia S0 i S1 do tych wejsc sterujacych...

VHDL: Jak zorganizować i odczytać pamięć ROM w Cyclone II (Quartus)?

Witam Polecam skorzystać z opcji MegaWizard. Pozwoli Ci ona skonfigurować komórki układu jako pamięć ROM. Niemniej korzystając z tej opcji w pierwszej kolejniści musisz stworzyć plik mif . Następnie w MegaWizard konfigurujesz odpowiednio sygnały sterujące pracą pamięci. Tutaj znajdziesz więcej szczegółów. http://www.altera.com/literature/ug/ug_m...

[Vivado][SoC] - Odczyt danych z logiki programowalnej

Witam serdecznie. Mam przyjemność programować układy SoC i mam pewien problem. W moim projekcie jest moduł napisany w Verilogu wykonujący pomiary pewnej wielkości 32-bitowej. Stworzyłem drugi moduł - axi slave - przy pomocy generatora w Vivado. Moduł ten ma 32 - bitowe wejście, to wejście połączone jest z wyjściem modułu pomiarowego i chciałbym by wartość...

Wybór kierunku na Politechnice Śląskiej: Informatyka, EiT czy Makrokierunek?

Co do EiT - ktoś z opisanymi przez Ciebie doświadczeniami jak najbardziej ma szansę utrzymać się na EiT (AEiI bardzo niechętnie ostatnio puszcza studentów, woli na nich zaribić dajć im kosmiczne awanse). Tu jest raczej kwestia tego czy po prostu te studia wytrzyma ;). EiT to jeden z najtrudniejszych kierunków na politechnice (niezależnie od tego czy...

[Verilog] zegar RTC - obsługa przycisków ustawiających czas

Cześć wszystkim, napisałem sobie moduł zegara RTC w Verilogu. Proces jest synchroniczny, początek wygląda mniej więcej tak: [syntax=verilog]always (at)(posedge clk or posedge rst_i) begin if(rst_i) begin h2 <= 0; h1 <= 0; m2 <= 0; m1 <= 0; s2 <= 0; s1 <= 0; //licznik1Hz <= 0; end else if(btn_i[0]) begin m1 <= m1 + 1; end else...

[verilog] Synchronizacja modułów w Verilog dla Xilinx Spartan 2 - problem z CNT_RST

Mam problem z syntezą czegoś takiego w verilogu: http://obrazki.elektroda.net/85_12648663... Przepraszam za jakość rysunku( 3ci sygnał po lewej to GLOBAL_RST). Piszę dla Xilinx spartan 2, ActiveHDL symuluje układ tak jak chciałem, ale ISE 10.1 wyrzuca problem z sygnałem CNT_RST. Ma to działać tak: Zegar podłączony tylko do CNT zlicza przebieg...

[Verilog] Obsługa PS2 i VGA na Altera Cyclone II - problem z timingiem

Z czym jest to związane i jak to obejść? Nie obejść, tylko wykorzystać dodatkową logikę sterującą między twoimi blokami. Zakładając że każdy Twój moduł osobno działa po prostu "uber-pro" . Stwórz Sobie maszynę stanów FSM, która będzie monitorować stany IP PS/2 oraz na tej podstawie sterować IP VGA (na przykład zmieniając kolory). Rozrysuj na papierze...

Jak wymusić syntezę rozproszonego RAM zamiast FF w ISE (Verilog/VHDL)?

Udało się rozwiązać mój problem. Ale najpierw skomentuję odpowiedz TW. ct_dev_num jest rejestrem czy wyjsciem jakiegos bloku kombinacyjnego? Jesli to rejestr, to powinno dzialac. ISE nie zsytntezuje pamieci distributed/block RAM jesli adres lub dane nie sa wyjsciem rejestru. Pzdr TW W moim przypadku ct_dev_num był wyjściem rejestru, a mimo to, jak już...

Sprawdzenie kodu VHDL dla Cyclone III - generowanie sygnału tim1*8

Parametry z Veriloga tworzy się w VHDL za pomocą "Generic" - tu masz opis i przykłady http://www.ics.uci.edu/~jmoorkan/vhdlref... Co do wykrywania zbocza narastającego/opadającego za pomocą "rising_edge" to warto podejrzeć RTL po syntezie, żeby zobaczyć czy to co napisaliśmy odpowiada temu co chcieliśmy uzyskać. kod Tu kod jest sekwencyjny...

TIMESPEC - Jak poradzić sobie z błędami [Virtex6]

Witam Ostatnio dostałem "stary" (nie mój) projekt w Verilogu do wprowadzenia pewnych zmian i natrafiłem na niepokojące komunikaty i do końca nie wiem jak sobie z nimi poradzić. Otóż dla zegara głównego ustalona jest dyrektywa TIMESPEC w .ucf. Zegar ten powielony jest na 5 innych wewnętrznych zegarów z różną częstotliwością i fazą. I ISE 14.6 informuje...

Próbkowanie 256kHz sygnału 0-5V AVR 20MHz, 12-bit ADC - jakie układy?

256ksps na AVR??? w zyciu :D albo szybko procek np. ARM (lub syngalowy TMS itp) albo przetwornik A/C +pamiec taktowane osobna "logiką". Pzdr dokladnie... to zdecydowanie najrozsadniejsze rozwiazanie :)... tylko drozej bedzie, no i jakis vhdl czy verilog wypadloby znac... czemu AVR nie zdazy obsluzyc przetwornika + pamieci z 256ksps?? biorac pod uwage...

Program w verilogu nie działa jak powinien. Co jest źle?

Kod programu w verilogu jest następujący: module TOPmieszalnik ( clk, reset, M14,AU,REP,AUT,B1,B2,NLIM,Nmax,Nmin,FT1,... M,P,C1,C2,AC1,AC2,TM1,TM2,Led0,Led1,Led2... ) ; input clk, reset; input M14,AU,REP,AUT,B1,B2,NLIM,Nmax,Nmin,FT1,... ; output M,P,C1,C2,AC1,AC2,TM1,TM2 ; output LGD,An1,Led0,Led1,Led2,Led3,Led4,Led5,Le... ;...

Lattice Diamond - Problemy z kodem na FPGA LFE5U-12F, brak symulacji

Tylko tak właśnie robią w tutorialu (tyle że nie do PLLa tylko do kontrolera pamięci SDRAM czy jakiejś innej). Poza tym po coś jest ten interfejs graficzny do przypisywania pinów. Bloki PLL mogą się różnić (w konfiguracji wybiera się częstotliwość, rodzaj sygnału wejściowego, itp) więc zakładam że konfiguracja tworzy konkretny blok a nie ogólny komponent...

Wybór starter kit CPLD Xilinx: AVT czy Kamami? Który lepszy dla początkującego?

Dzięki za odpowiedź. Soft już ściągnąłem. Brakuje mi co prawda jakiegoś symulatora ale pewnie po prostu go jeszcze nie znalazłem. http://obrazki.elektroda.pl/7587007800_1... Potrzebny Ci jest testbench, czyli zwykły plik *.v (verilog) czy *.vhd (VHDL) z sygnałami pobudzającymi Twój układ. Następnie zaznaczasz tb i kilkasz Check Syntax...

[FPGA] Jak przesłać tablicę liczb z NIOS (Altera DE2) do VHDL?

Temat trochę stary, ale odświeżę go, bo sam się o to rozbiłem. W skrócie w SPOC Buliderze trzeba zbudować własny komponent, który umożliwi nam wyciągnięcie potrzebnych sygnałów na zewnątrz systemu SoC. Komponent musi posiadać interfejs avalon, najprościej na początek slave-mm. Umożliwia to zbudowanie komponentu, do którego dostęp mamy poprzez rejestry...

Mikrokomputer COBRA 1

No i jest kolejna Cobra 1 w FPGA Gratuluję, no to mamy CoC, czyli Cobra on Chip... Jaka jest dostępna prędkość zegara? Czy gniazdo rozszerzeń też będzie dostępne? Czy jest również AY3? Co do zegara to trudno mi powiedzieć na ile IP Core Z80 można będzie puścić. Wiele też będzie zależeć od zajętości samego FPGA. Prawdę mówiąc to nie znam jeszcze tych...

[FPGA] - Kurs VHDL i zestaw do 1000zł dla początkujących

Znaczy ogólnie musisz nieco zmienić myślenie, ja myślałem podobnie zaczynając przygodę z tymi cackami. A więc po kolei - VHDL to język opisu sprzętu, jest uniwersalny i w założeniu przenośny (tj. ten sam "kod mogę odpalić" na układzie firmy Lattice, a potem na układzie od Altery). Zatem ucząc się samego VHDL możesz mieć dowolny zestaw, bo jeśli np....

Generator DDS na FPGA

http://obrazki.elektroda.pl/4339422600_1... To moja trzecia konstrukcja na FPGA ;) pierwszy był trywialny zegarek na kilku licznikach, a potem prosty kalkulatorek dodający dwie liczby. Tak więc proszę o konstruktywną krytykę i porady, co by tu można jeszcze ulepszyć. FPGA ciekawi mnie już od jakiegoś czasu, ze względu na to, że można...

Jak poprawić kod VERILOG dla kontrolera świateł ulicznych?

Bardzo bym was prosił o pomoc i wyrozumiałość na pewno zrobiłem coś zle, ale mam tragicznego wykładowce. Sam też nie jestem orłem a chciałbym chociaż spróbować zrobić coś samemu a nie oddawać gotowca. To tak poniższy kod ma sterować światłami dołączę rysunek jak ja widzę te światłą prosiłbym o sprawdzenie czy mój kod by działał oraz ewentualnie o wyjaśnienie...

[Verilog] Jak efektywnie zarządzać SDRAM w Cyclone IV (EP4CE6E22C8N) przy 1920x1080p 60Hz?

Cześć, Kupiłem sobie w Chinach płytkę rozwojową FPGA z EP4CE6E22C8N. Ma ona przetwornik DAC dla VGA, dzięki czemu w łatwy sposób można wyświetlać piksele na monitorze. Udało mi się za pomocą PLL wyprodukować sygnał wideo, gdzie zegar pikseli to 148.5MHz dla 1920x1080px 60Hz. Nie ma żadnych problemów z wyświetlanym wzorem, który generowany jest za pomocą...

Jak zrealizować equalizer na FPGA z użyciem FFT i IFFT?

Mam za zadanie zrealizować equalizer na ukladzie FPGA, na poczatku chcialbym sie skupic nad regulacja poziomu calego sygnalu i w pozniejszym etapie rozbudowac to do postaci juz takiego prawdziwego equalizera. Zająć sie mam tylko częścia cyfrowa, więc żadne przetwarzanie A/C i C/A mnie nie interesuje. Próbki wchodza i wychodza z mojego układu szeregowo....

Spartan 6 XC6SLX150-3FGG484 – mnożenie zegara 80MHz do 1GHz w Clocking Wizard

Jeszcze mam pytanie przy okazji zegara: czy jeśli wytworzę sobie jakiś sygnał np. z licznika i będę chciał wrzucić go na linię zegarową to wystarczy do wyjścia owego licznika podłączyć BUFG? Linii zegarowych jest kilka sztuk, zależności od układu. Jeśli podasz taki zegar (dość brzydko) z licznika na przerzutnik, syntezer XST odpowiednio to wykryje...

Analizator widma audio na FPGA

W ramach zabawy z układami FPGA zrobiłem mały analizator widma sygnału audio, publikuje kod gdyby ktoś szukał inspiracji na prawdziwy analizator z kolorowymi słupkami ledów itp. Pierwotnie w planach miałem zastosowanie pasków kolorowych diod led WSxxxx ale jako że bardziej mnie interesuje pisanie w VHDL niż kolorowe światełka skończyło się na prostym...

Jak przepisać program obliczający średnie z Ada95 na Pascal?

czemu ludzie wolą C od Pascala? z tego samego powodu dla którego wolą Pascal od Ady albo Veriloga od VHDL! Pozory, wolę uses niż kombinowanie w *.h Tak patrzę na ten program i czegoś chyba nie rozumiem. Tylko ja? Średnia arytmetyczna: http://upload.wikimedia.org/math/4/2/7/4... Średnia geometryczna: http://upload.wikimedia.org/math/8/a/f/8...

UART: PC nie odbiera bajtu z FPGA Spartan, Verilog - co poprawić?

W kodzie mój receiver. module rs232rx(RS_RX, clk, data, sw1); input RS_RX; input clk; input sw1; output [7:0] data; reg [11:0]cnt_rx = 0; reg [3:0] cnt_rx2 = 0; reg [8:0]frame; reg CLK_RX; reg frameEnd = 1'b0; reg recvStart = 1'b0; reg frameRecv = 1'b0; reg frameSend = 1'b0; assign data = frame[7:0];...

Czy procedury w maszynie stanów VHDL są syntezowalne?

"]Jak na moje oko to program robiący syntezę "dał cienia" nie sadze, kompilator xilinx to stara, doswiadczona marka; to jest temat na wielogodzinna dyskusje z teoretykami symulacji i syntezy, jako praktyk powiem tyle: vhdl powstawal w czasach, gdy jeszcze fpga nie bylo na swiecie, powstal jako jezyk do modelowania wlasciwie czegokolwiek, niekoniecznie...

System scalający wideo z dwóch kamer w celu uzyskania obrazu 3D

Wstęp Systemy wideo, niesamowicie popularne w urządzeniach na rynku konsumenckim, zdobywają coraz większe uznanie w urządzeniach użytkowanych w aplikacjach przemysłowych, na rynku motoryzacyjnym i w systemach automatyki przemysłowej. Wzrost udziału tych systemów w wymienionych aplikacjach związany jest mocno z wprowadzeniem standardów HDMI oraz z zwiększoną...

[RISC-V]Doświadczenia z architekturą RISC-V vs ARM - Digilent Arty A7

Jeśli ma kolega przebudować rdzeń ARM i go opisać w FPGA to koszta wyjdą podobne jak wykorzystanie rdzenia RISC-V. Dodatkowo RISC-V jest otwartym projektem więc nie potrzebana jest tak naprawdę licencja. I o co chodzi z projektowaniem krzemu? Możesz rozwinąć myśl? Bo mi się wydawało, że rozmawiając o RISC-V rozmawiamy o modelu programowym opisanym...

Sterowanie serwomechanizmem PWM w VHDL - pierwszy program testowy

Do tej pory pisałem w c i asm, z tego co słyszałem to asm jest podobny swą logiką do VHDL-u, stąd moje możliwe że i błędne rozumowanie, a literatura nie wyczerpuje realnej pracy na sprzęcie. ASM czy C, to języki liniowe, bazujące na danych i instrukcjach. Kod wykonuje się liniowo z góry na dół, z możliwością odwołania/skoku, gdzie indziej, ale nadal...

Rzadko zadawane pytania: jak jedną linią GPIO zmierzyć temperaturę?

https://obrazki.elektroda.pl/6203916300_... Pytanie: Jak mogę dokonać pomiaru wartości analogowej, jeśli w moim systemie pozostało tylko jedno GPIO na FPGA/mikrokontrolerze? Odpowiedź: Zamiast przetwornika analogowo-cyfrowego można zastosować przetwornik napięcia na częstotliwość. Ponieważ zapotrzebowanie na funkcje pomiarowe staje...

Jak zaimplementować 16-bitowy CRC-CCITT w Xilinxie? Szukam schematu logicznego

Dobrzy ludzie pomóżcie, potrzebuje do projektu w Xilinxie wstawić układ obliczający 16 bitowy kod CRC-CCITT (równanie x^16 + x^12 + x^5 + 1) dla danej ramki. Jako, że we wszystkich źródłach do jakich dotarłem mówią, że schemat logiczny dla obliczeń CRC jest prosty, postanowiłem użyć właśnie tej metody. Jak się okazuje wszędzie tak mówią i chyba dochodzą...

ALTERA Cyclone III - Karta graficzna - nakładanie się danych do zapisu z danymi

Witam serdecznie, Zawsze fascynowały mnie karty graficzne i stosunkowo niska cena monitorów LCD w stosunku do możliwości. Patrząc na rozmaite wyświetlacze LCD, dedykowane do mikrokontrolerów wyszedłem z założenia, że przekątne mają niewielkie a cena jest z kosmosu. Często wychodzi że było by taniej kupić stary monitor LCD za 100zł niż kolorowy LCD 7"....

Xilinx czy Altera? Koszt softu z Embeded System Design, DSP.

1. Poniekąd dobrze , że wykładowcy posiadają porządną wiedzę teoretuczną. Jeżeli jest porządnie przekazana studentom , ci zaś nabiorą pewnego 'rzemiosła' w praktyce , dojdą do wniosku , że nie ma sensu symulowanie np. bramki AND , bądź modułów wcześniej zaprojektowanych i zweryfikowanych nie tylko na symulatorze , ale przede wszystkim w PRAKTYCE !!...

Co do nauki VHDL i układów programowalnych? Zestaw uruchomieniowy.

(at)Ch.M. Jak już koledzy wspomnieli wcześniej dobrze przemyśli sobie te 4 warstwy. Głównie ze względu na PCI. Zobacz sobie na projekt Olinuxino, opensource-openhardware. Przykładowo dla Olinuxino-A10, wielkość karty kredytowej, z procesorem 1.2GHz, 512MB ddr3, sata, HDMI itp jest to 6 warstw bardzo gęsto upchanych a to tylko procek 336pinów i nie...

FPGA/CPLD Rozbieżność między symulacją a pracującym układem

Cóż, oczywiście myślę, że poprawna jest moja wersja. I potwierdzają to podesłane później linki. Wydaje mi się także, że Twój sposób rozumowania wynika z utożsamiania listy czułości procesu i bloku always z verilog'a. Więc chyba każdy z nas pozostanie przy swoim. A głupi automat rozumie nas obu ;-) https://obrazki.elektroda.pl/8988222100_...

Jestem nowicjuszem - Kilka pytań o układy programowalne

a) www.digilentinc.com, myślę że razem ze sprowadzeniem, to jakieś 300-400 zł, w zależności od układu, b) na mój gust nie da się tego porównać, bo procesory różnią się całkowicie od matryc i budową i zasadą działania, procesor wykonuje jakiś zapisany w pamięci kod, a przez matrycę sygnały płyną i ona je przetwarza, tak przynajmniej aj to czuję, trzeba...

Izolowany galwanicznie interfejs jednokierunkowy open-drain 10 Mb/s

Uwaga! Przedstawione przez autora urządzenie nie spełnia wymogów standardu I²C (IIC) co zostało wyjaśnione w dalszej części dyskusji w szczególności od tego postu: http://www.elektroda.pl/rtvforum/viewtop... Dlatego też decyzją grona moderatorów zmieniono tytuł na "Izolowany galwanicznie interfejs jednokierunkowy open-drain...

Jak zaprogramować uC do prostych funkcji logicznych?

Mam do was takie pytanie gdyż nie jestem pewny. Mianowicie od czasu do czasu potrzebuje zrobić jakiś układ logiczny który ma realizować jakas tam funkcje . Jak do tej pory robilem takie rzeczy układach seri 74xx. Idealnie nadadzą do tego się układy CPLD, 32/36 makrocelle kupisz już za 5 zł. A funkcje logiczne cię nie ograniczają, możesz zrobić całkowicie...

CoolRunner II - Verilog: Jak uruchomić klawiaturę matrycową z pulldown?

Nierozumiem dlaczego kompilator ignoruje PULLDOWN (znalazłem ten sposób ich ustawiania w internecie) oraz tego zamieszania z LEDS A datasheet kolega oglądał ? I takie rzeczy robi się w *.ucf jeśli chodzi o Xilinx ISE. Na przykład Pull-up: NET moj_sygnal PULLUP;

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Olaboga ale syf mialem teraz zauwazylem. faktycznie, ale druga wersja nie jest lepsza. nie wiadomo od czego zaczac... taki 'syf' - uzywajac twojej terminologii; 1.zapis [syntax=verilog] always (at)(posedge clk or negedge reset)[/syntax] oznacza, ze jeden z sygnalow jest zegarem dla synchronicznych przerzutnikow, drugi asynchronicznym zerowaniem/ustawianiem...

Jak użyć modułu konwersji binarnej na RNS w Verilog?

Witam. Od razu zaznaczę, że jestem bardzo początkujący w Verilogu. Potrzebuję w jednym module użyć innego modułu, który zamieni zmienną w postaci binarnej na postać w systemie resztowym RNS. Moduł do konwersji mam gotowy, tyle że nie bardzo ogarniam jak go użyć . Oto listingi kodu, to jest główny moduł: [syntax=verilog] `timescale 1ns/1ps ////////////////////////////////////////...

pytanie laika :D różnica między CPLD i FPGA

Witam FPGA (ang. Field Programmable Gate Array) to rodzaj programowalnego układu logicznego. Dla projektanta ma funkcjonalność taką samą jak układ typu ASIC, jednak może być wielokrotnie przeprogramowany po tym jak został już wytworzony, zakupiony i zamontowany w urządzeniu docelowym. Największymi dostawcami tego typu układów są firmy Altera i Xilinx...

Jak karty PCIe z FPGA wspomagają systemy AI i ML

https://obrazki.elektroda.pl/9676618800_... BittWare, spółka zależna firmy Molex, zaprezentowała niedawno nowe karty PCIe z układami FPGA, dedykowane do pracy w systemach akceleracji algorytmów uczenia maszynowego. BittWare 520N oferują istotne zalety w porównaniu z przetwarzaniem na CPU czy GPU, o czym opowiada dokładniej poniższy...

Czy wiesz czym zajmuje się firma National Instruments?

http://obrazki.elektroda.pl/3513501400_1... elektroda.pl: Jakimi obszarami rozwiązań zajmuje się National Instruments, kto znajdzie w portfolio NI rozwiązania dla swoich projektów? National Instruments: NI jest producentem sprzętu pomiarowego oraz wbudowanych systemów kontrolno-pomiarowych. Wszystkie nasze urządzenia mogą być programowane...

QSPICE: Nowy symulator układów elektronicznych - część 1

https://obrazki.elektroda.pl/8052219500_... Ten artykuł rozpoczyna serię samouczków dotyczących nowego oprogramowania — QSPICE. Jest ono dedykowane, jak łatwo się domyślić, do symulacji obwodów elektronicznych. Dzięki teoretycznym i praktycznym przykładom zawartym w kolejnych materiałach tego typu będziecie mogli zdobyć wiedzę na temat...