quartus projekt

EPM240 - pierwszy projekt licznika 8-bitowego w Quartus

"Warning (332174): Ignored filter at SDC1.sdc(12): clk could not be matched with a clock" W projekcie wejście zegarowe nazywa się CLK, a nie clk. "Warning (332049): Ignored set_input_delay at SDC1.sdc(12): Argument -clock is not an object ID " Tutaj ta sama uwaga. "Warning (332049): Ignored set_output_delay at SDC1.sdc(20): Positional argument: object_list...

Symulacja wyświetlacza 7-segmentowego w Quartus II - krok po kroku

2.Wybrałem w nowym projekcie Block diagram/schematic files jesli mozesz, to 'przelacz' sie na vhdl/verilog, rysowanie schematow to wymierajacy sposob, nie dosc, ze - wbrew pozorom - bardziej uciazliwy i pracochlonny, to jeszcze nieprzenoszalny z narzedzia na narzedzie, verilog jest na tyle latwy, ze by zrobic cos prostego jak Twoj projekt wystarczy...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

Jak poprawnie podać sygnały wejściowe do FIR Compiler Altera w modulatorze sigma-delta?

/.../przestrzegał przed takowym postępowaniem/.../ sa sytuacje, kiedy jest to calkiem bezpieczne, czasami trzeba troche uwazac, a czasem unikac - temat na dluzsza dyskusje, ktora moze zakonczmy teraz w tym watku, bo pewnie malo kogo to w tej chwili obchodzi :); W jaki sposób mogę sprawdzić poprawność działania tej części w Signal Tap? SigTap jest tak...

sterownik akwizycji probek - cpld/fpga - programator

jezeli bys sie decydowal, na uklad cpld to dokladanie sprawdz czy ma on 100% mozliwosc laczenia pomiedzy blokami funkcyjnemi, w innym wypaku moze sie okazac ze gdy projekt bedzie zajmowal wiekszosc zasobow ukladu, to przy dokonywamiu zmian(korekt jego pracy), bedzie konieczna zmiana adresow wejsc wyjsc. FPGA z reguly posiadaja wewnetrzna pamiec RAM...

Projekt układu całkującego funkcje wielu zmiennych na Cyclone 2 w Quartus

Mam problem z zaprojektowaniem układu do całkowania funkcji wielu zmiennych ze znakiem. Wyświetlanie wyniku i liczb w systemie dwustupiętnastkowym. Liczby mają być wprowadzane z przełączników Programuje na Cyclone 2 - w programie quartus.

Czy XUP USB-JTAG Progr. Cable jest potrzebny do FPGA Spartan 3?

Może jak się zmienią czasy w europie i będzie to opłacalny interes to wejdę głębiej w układy PLD, jak na razie chcę tylko je poznać. Jest to bardzo opłacalny interes już od kilku dobrych lat, od telekomunikacji po telewizje cyfrową. To że nie widać tego w małych firmach, to nie oznacza że FPGA nie są stosowane w Europie czy w Polsce na globalną skalę,...

VHDL: Jak usunąć błąd SHARED variables are not supported for synthesis?

/.../DO 16 STYCZNIA MAM TO WYDRUKOWAC/.../ w takiej sytuacji powinienes sie zastanawiac, jak dostac przedluzenie oddania pracy, o miesiac co najmniej; mimo ze slabo znam vhdl, to mam pare uwag - niestety te uwagi nie pomoga Ci zdazyc z tym projektem przed 16 stycznia function vec2int(licz : std_logic_vector) return integer is variable RESULT:...

KrzysioTesterEPM240 - tester układów EPM240T postrach sprzedawców z alieexpress

https://obrazki.elektroda.pl/4608942800_... W tym artykule opiszę projekt oraz konstrukcję testera układów FPGA własnego pomysłu, do którego budowy zostałem zmuszony przez Chińczyków, bo w ostatnio zamówionej paczce od nich co trzeci scalak był wadliwy. Tester po wciśnięciu jednego przycisku dogłębnie sprawdzi włożony układ. Będzie...

Programowanie układu Altera EPM7064S przez JTAG na Windows XP - jakie oprogramowanie?

(...) trzebuję porady jak to zaprogramować. Mogę zrobić sobie prosty układ ByteBlaster na LPT. Mam komputer z LPT i Windowsem XP. Zamówiłem też USB Blaster ale dojdzie mi w przyszłym tygodniu. Plik pof mam do tego układu. Jakie oprogramowanie jest potrzebne do zaprogramowania EPM7064S? I skąd je ściągnąć? Cześć! Super, że chcesz się nauczyć programować...

QUARTUS 21.1.0 -> Cyclone V płytka DE0 TCL script file not found

Dzień dobry, Mam taki komunikat : Warning (125092): Tcl Script File xx.qip not found Info (125063): set_global_assignment -name QIP_FILE xx.qip Projekt był zrobiony na tej samej wersji kompilatora , jednak teraz mam powyższy komunikat. W internecie jest kilka opisów problemu ale żaden nie rozwiązuje mojego problemu. Pozdrawiam

Błędy w projekcie stopera w Quartus II na układzie FPGA - jak je naprawić?

Witam mam do zrobienia projekt stopera w programie Quartus II a później przedstawić działanie projektu na układzie FPGA, niestety występują błędy których nie rozumiem oto one: http://obrazki.elektroda.net/56_12118250... układ wygląda następująco: http://obrazki.elektroda.net/40_12118250... http://obrazki.elektroda.net/49_12118250...

[VHDL] Symulacja układu w wykorzystaniem zewnętrznych modeli

Symulację robisz w symulatorze. Do Quartusa dołączony jest Modelsim, bardzo dobry symulator który radzi sobie z kodem syntezowalnym jak i nie. Robisz test bench który zawiera Twój projekt oraz model pamięci oraz coś co wymusza na szynie z uC stany - wszystko połączone sygnałami. Quartus wywołuje Modelsim ze skryptów, które przygotowują srodowisko (biblioteki...

VHDL Generator PWM w Quartus II - brak sygnału na wyjściu z bloku PLL

Quartus nie symuluje pll więc musisz sobie sam wygenerować odpowiedni zegar ;) niestety nieprawda; symulator wbudowany w quartus do wersji 9.1 symuluje pll; by przesymulowac projekt z pll w innym symulatorze, jak model/questasim trzeba skompilowac rowniez model pll, ktory jest w kartotece quartusa; j.

Quartus II 10 na Win XP - brak plików w projekcie i raportu kompilacji

Mam następujący problem z Quartus II 10 Web Platforma: Win XP 32-bit (Athlon 2600 XP) Instalacja zakończyła się poprawnie. Oprogramowanie się uruchamia bezproblemowo. Jednak gdy tworzę nowy projekt za pośrednictwem czarodzieja projektów, plików dodanych w czarodzieju nie widać w stworzonym projekcie, muszę je dodać ręcznie ponownie. Dodatkowo - co gorsze...

[Quartus][VHDL] - Jak zrobić układ mając tablicę prawdy?

Witam. Mam do zrobienia projekt w programie Quartus - sumator z pamięcią wyniku - (to z resztą nieistotne) bo sumator mam już gotowy, to co jest istotne to przedstawienie wyniku czyli: wyświetlenie 7-bitowej liczby binarnej na 2 wyświetlaczach 7-seg. ... i mam z tym dość pokaźny problem ponieważ jak dotąd wszystkie projekty robiliśmy na "bloczkach"...

Jak ustawić plik wejściowy do symulacji w Quartus II?

Witam Napisałem mały projekt w VHDL korzystając z kompilatora Quartus II. Skompilowało się bez błędów. Następnie chciałbym przesymulować i jak wybieram "Start simulation" mam komunikat: "No input file asignment specified on Simulator page of the Settings Dialog box" Jestem bardzo początkującym.. Chodzi chyba o to, że zanim się zrobi symulację trzeba...

[Quartus] - Jak zobaczyć schemat logiczny po syntezie projektu?

Co to znaczy "do takiej postaci"? Z tym RTLem to jest tak, że jest to pewien poziom abstrakcji. To, że widzisz muxa, to znaczy że jest on zrobiony na odpowiednich blokach w samym FPGA.

Przenośny dwukanałowy oscyloskop cyfrowy na FPGA & ARM (max 250MSPS/kanał)

Racje Altera jest tańsza i ma za free, Lattice ma jeszcze tańsze. Zdecydowałem się używać Xilinxa, pewnie ze względu na większą popularność, więc i więcej pomocy online. Do tego Xilinxa miałem na zajęciach, więc po ściągnięciu Quartus nie byłem zadowolony, a czasu na projekt nie było za dużo :) Na zajęciach projektowaliśmy mikroprocesor, potem peryferia...

[FPGA] Minimalistyczne środowisko dla FPGA bez automatycznych przypisań pinów?

A co dokładnie nie pasuje Ci w Quartus II? Tzn nie że mi się nie podoba (aczkolwiek podchodzę z dystansem jeśli w dokumentacji jest napisane że poszczególne funkcje są napisane optymalnie, gdy nie mogę zajrzeć w ich kod źródłowy), ale wydaje mi się że firmy komercyjnie nie korzystają z jakichś PinPlanner-ów czy innych ustrojstw, i dlatego wolę robić...

Uruchomienie multi frequency sinewave generator w Altium Designer 6 - jak?

mam jeszcze pytanie... podlaczylem platforme z ukladem cyclone 1 wybralem ten uklad w altiumie i w "Devices" pisze mi "No supported version of altera quartus 2" probowalem zainstalowac i wersje 6 i wersje 7 tyle ze web edition chyba ze jakiejs pełnej wymaga. Tylko zastanawia mnie po co w ogole tutaj quartus jest potrzebny? A uruchomic chce gotowy projekt...

Quartus II 10.1: Kompilacja używa tylko pinów, optymalizacja usuwa rejestry

Witam. Mam następujący problem, stworzyłem projekt w Quartusie II 10.1. Jest on troszkę rozległy więc nie będe narazie opisywał. Chodzi mi w chwili obecnej o to, iż po kompilacji zakończonej sukcesem w podsumowaniu widnieje informacja iż jedyne zasoby użyte w projekcie to tylko piny. Załączam screen: http://obrazki.elektroda.pl/6416782500_1...

MAX7000 - EPM7064LC44 - Jakie środowisko i programator

Niestety zainstalowałem quartus 11 jest max II i V a 7000 brak. Chyba jest to celowe działanie producenta by kupować droższe układy Dziwne. Sprawdziłem - mam Quartus II 11.1sp1 i mogę wybrać i MAX3000A i MAX7000AE/S. Na jednym z nich mam zrobiony projekt - syntezuje się, wgrywa i działa na układzie docelowym.

Quartus II 7.0 i układ ALTERA MAX 7xxxx - jak stworzyć generator 20-25 kHz?

Jestem nowicjuszem jeśli chodzi o elektronikę. Chciałem się poradzić w sprawie stworzenia projektu prostego układu i otrzymania programu służącego do zaprogramowania układu firmy ALTERA. Mam wykorzystać do tego celu układ ALTERA (w tej chwili nie wiem jeszcze jaki dokładnie ma to być układ, chyba MAX 7xxxx) i środowisko Quartus II (mam wersje 7.0 ściągniętą...

Jak skrócić czas syntezy i implementacji w projekcie V4fx100?

Nie ma wymagania żeby wyjścia z partycji były przerzutnikami nie ma, dlatego napisalem, ze wg. dokumentacji - powinny byc; Taki wymóg strasznie ograniczałby możliwość używania tego. ano, lecz takie czy inne wymagania nie pojawiaja sie jako widzimisie autorow kompilatora, ale wynikaja z mozliwosci software/innych ograniczen; to trzeba założyć "LogicLock...

VHDL Quartus II - Jak stworzyć automat do sprzedaży napojów?

Witam, mam do napisania taki programik w VHDL-u... Ma dzialac jak automat do spredazy napojow, tzn. różne rodzaje i skład, np. kawa z mlekiem i cukrem, żetony, brak składników. Dodatkowo projekt musze wprowadzic za pomoca edytora stanow. Nie mam zpelnie pojecia jak zaczac to robic, prosze o jakas pomoc...

[C++11][Cortex-M3/M4] - distortos - obiektowy RTOS dla mikrokontrolerów w C++

Może ktoś na elektrodzie będzie miał jakąś dobrą propozycję - https://softwarerecs.stackexchange.com/q... Nie wiem czy istnieje jakakolwiek alternatywa do ccmake czy do cmake-gui. CMake to własny język skryptowy, dość prosty i przy okazji dość potężny. Punkt 6 można...

Podsumowanie lat 15 z elektroniką - od migania diodkami po książkę!

Szkoda tylko, że ta płytka jest dość stara (??), czy może to jest nowsza wersja? No chyba projekt liczy sobie jakoś 3 lata? Nie pamiętam daty premiery dokładnie - czas leci za szybko ;P głównie, taki "wstęp do FPGA" Można to tak traktować, acz nie jest to wstęp do FPGA samego w sobie, tylko do konkretnej aplikacji budowania systemu mikroprocesorowego...

Jak napisać blok VHLD dla czujnika DS1820 na FPGA Altera DE0?

wyskakują dokładnie tak: error quartus II analysis & synthesis was unsuccessful -error peak virtual memory 213 megabytes czytałem gdzieś na jakimś angielskim forum ze ten błąd wyskakuje gdy projekt jest zbyt wielki dla układu ,pisali ze wtedy może pomóc optymalizacja ale w przypadku do ds może być problem żeby jakoś to okroić, jedynie kosztem dokladnosci

Wybór układu FPGA z HPS do nauki i projektów dźwiękowych oraz identyfikacji

Oprogramowanie dla ZYNQ'a jest zupełnie inne niż dla starszych FPGA Xilinxa - Vivado zupełnie inaczej się zachowuje niż ISE i moim zdaniem ma przyzwoitszy workflow od Quartusa Altery Nie jest wymagane korzystanie z Vivado przy pracy z układami Zynq. Ostatnio wykonywałem pewien projekt na układzie Zynq z płytką Zedboard i robiłem to w ISE z poziomu...

Quartus II 7.0 - Intel 8080 z cache 4kB i LRU, długi czas kompilacji

Poprawki kolegi sprawdzilem i wydaja sie uzasadnione. Czas kompilacji noralnie wynosil 40min, natomiast po poprawkach 9,5h. Niestety po poprawkach nadal cos jest nie tak. Caly czas szukam bledu ale mi to nie idzie. a co to za poprawki ? w RTL, czy w ustawieniach kompilatora ? takie wydluzenie czasu kompilacji moze byc efektem dwoch rzeczy: - projekt...

Wyświetlenie 3 bitowego kodu na wyświetlaczu 7-segmentowym

Witam, Zaprojektowałem układ generujący liczby w określonej kolejności. Wyświetlenie w kodzie binarnym jest poprawne. Natomiast, gdy chcę go wyświetlić na 7-segmentowym wyświetlaczu to w kodzie binarnym otrzymuję kod odwrotny do wyświetlacza (zamiast 1111110 pokazuje mi 0000001, itd.). Próbowałem zamienić wejścia i nic to nie dało. Da się to naprawić?...

VHDL: Jak zaprojektować detektor sekwencji '010' z automatem Moore'a?

będę mówił jak to się robi w Quartusie II Jak masz zrobiony już projekt i przekompilował się to wchodzisz do zakładki Assignments => Pin Planner i tam po kompilacji masz swoje sygnały X, C itp, klikasz na rubrykę gdzie masz np. X i wpisujesz obok (Direction) nazwę wyjścia procesora i tak robisz dla wszystkich wejść i wyjść. Zamykasz i programujesz układ....

Generator 3-bitowy na przerzutnikach JK - błędy w symulacji Quartus

Witam, nie wiem czy zakładam temat w dobrym miejscu (jakby co to sory jestem tu nowy). Otóż mam problem z realizacją generatora 3 bitowego mającego generować następującą sekwencję na liczbach binarnych: 0,2,4,6,7. Generator zrobiłem na przerzutnikach JK (synchronicznych) . Zrobiłem projekt graficzny w Quartusie, kompilacja poszła bez problemów niestety...

Jak podłączyć diody LED do Altera DE2-70 przez expansion header?

Witam, Na zajęciach z techniki cyfrowej mam projekt dotyczący świateł drogowych. W tym projekcie używam 6 sygnalizatorów drogowych i 4*2 pieszych. W celu lepszej prezentacji (aktualnie do wyświetlania wyniku używam 7-segmentowych wyświetlaczy i nie za bardzo to widać na pierwszy rzut oka) chciałem zbudować prostą makietę przedstawiającą to skrzyżowanie....

Jak wyodrębnić 4 bity z 8-bitowego słowa w Quartus dla CPLD?

/.../Mam taki problem: generuję blok mający na wyjściu słowo 8bit nie pomoge Ci w tym konkretnym problemie, choc z quartusem pracuje 'od zawsze' nigdy nie uzywalem edytora schematow; mam taka uwage - ludziom zaczynajacym z pogramowaniem fpga czesto wydaje sie, ze mozna stworzyc projekt bez uczenia sie jednego ze standardowych jezykow vhdl/verilog,...

Jakie zasoby CPLD/FPGA dla 3 rejestrów 512-bit i 64 komparatorów 8-bit?

Z oszacowaniem nie ma problemu. Napisz projekt a potem dobierasz sobie układ. Tak się zawsze robi. I nie zastanawiaj się nad tym czy CPLD czy FPGA. Najpierw opisz strukturę tego co potrzebujesz w językach z grupy HDL(VHDL czy verilog) podaj syntezie w jakim środowisku Quartus (altera)czy ISE (xilinx) i otrzymasz konkretną odpowiedź czego potrzebujesz....

Jak zacząć naukę AHDL z użyciem Cyclone II i Quartus II?

Ponieważ pracuje a raczej będę pracować przede wszystkim na układach altery. Do tego, słyszałem ze to nowocześniejszy i prostszy język. Verilog i VHDL to jednak juz całkiem wiekowe sprawy, choc maja o tyle przewagę że są "uniwersalne" :D Trochę w międzyczasie czytałem na te tematy. Sprawa wygląda tak, że "uczę się" tego fachu na uniwerku, choć słowo...

FPGA Quartus + Nios: Jak połączyć kod VHDL z programem w C i obsługą VGA?

Tak jak napisal marekos projekt w VHDL po syntezie i implementacji moze wyladowac w FPGA. Jesli jest w nim procesor to mozesz napisac program w C ktory po kompilacji i linkowaniu na dana architekture da Ci zawartosc pamieci programu ktora laduje w pamieci podlaczone do procesora w twoim projekcie i gitara gra. Tylko że według mnie budowa procesora w...

Jak napisać projekt dzielnika częstotliwości i PLL w VHDL?

To Quartus się kłania... Ja nigdy nie korzystałem z środowiska Altery bo nie mam produktów tej firmy ... Ale postaram ci się choć trochę pomóc... Musisz poszukać gdzie się znajduje generator IP Core. Tam znajdziesz IP core odpowiedzialne za obsługę pętli PLL, odpalisz go i na pewno wyskoczy menu konfiguracyjne. Tam ustalisz sobie częstotliwość jaką...

Jak stworzyć projekt w Quartus i WorkBench?

Potrzebuje pomocy w napisaniu projektu uzywajac wyzej wymienionych srodowisk. Kontakt na priv.

ASIC a układy programowalne: różnice i Microblaze na Spartan Propox

dane sa slane po 2 drutach, by lvds mial sens trzeba miec co najmniej serializacje 8:1, bo 2 bity po jednym polaczeniu to ja sobie sam zrobie recznie; Nie mów hop, tak jak napisałes wcześniej każda ingerencja w orginalny projekt pociąga za soba wiele sytuacji do obsłużenia. No chyba że masz na myśli spinanie "wprost" na drutach ;) jesli nie robie jakiegos...

Zlecę projekt układu na FPGA + Quartus

Witam, Zlecę zaprojektowanie układu opartego na FPGA (Altera) do tego symulacje w Quartusie. Zlecenie raczej pilne. Więcej szczegółów na priv lub mail. Do osób raczej z woj. mazowieckiego lub okolic. pozdrawiam mantis7(at)vp.pl

Błąd operatora + w VHDL przy skanowaniu matrycy klawiszowej

Witam, Mam do wykonania projekt - układ skanujący matrycę klawiszową. Jak do tej pory udało mi się wyskrobać kod programu umieszczonego poniżej. Niestety kompilator wskazuje błąd : Error (10327): VHDL error at ADR.vhd(64): can't determine definition of operator ""+"" -- found 0 possible definitions Nie wiem...

Chipscope nie działa w Synplify 8.9 - problem z IP CORY: ICON i ILA

/.../Jednak kiedy syntezuję układ używając Synplify 8.9/.../ ISE to co prawda nie moja dzialka, ale w quartus jest podobnie, nie da sie zrobic syntezy projektu z SignalTap - odpowiednikiem Chipscope Xilinx - za pomoca innego narzedzia niz quartus; z pewnoscia w dokumentacji Chipscope jest informacja jak postepowac w takim przypadku, moja sugestia jest...

Dodatkowe impulsy w symulacji CPLD EPM3064ATC44-10 w Quartus II

pomimo tego że licznik jest synchroniczny to i tak pojawią się hazardy problem nie w liczniku czy dekoderze, te kawalki wygladaja na napisane poprawnie, masz klopot, bo wejscia zegarowe rejestrow D polaczyles z wyjsciami ukladu kombinacyjego; to jest wlasciwie wbrew 'zasadom sztuki'; jesli bedziesz w stanie opisac co chcesz uzyskac tak, bym to zrozumial,...

[Wykonam] Projekt na układach programowalnych - Altera

Witam! Mam pytanie czy pisze pan proste programy zaliczeniowe projektów w środowisku ALtera Quartus? mój nr gg 11689368 pozdrawiam

Quartus II , VHDL. Gdzie znajdę informacje o max szybkości pracy układu?

Witam, Mam pytanie do znających narzędzie Quartus (Altery) Po wykonaniu projektu kompilacji i symulacji: Gdzie można znaleść informację o max szybkości pracy układu ? Pozdrawiam

Emulator lub symulator Altera Cyclone IV kompatybilny z Quartus II – jak testować projekty?

Witam, Od razu zaznaczę że to moja pierwsza styczność z elektroniką. Mam na zajęciach taki przedmiot na którym obsługujemy Quartusa II i "programujemy" Altera Cyclone IV [ http://www.cl.cam.ac.uk/~fr272/images/im... ] za pomocą bloczków. Chciałbym się trochę zagłębić w temat i tu moje pytanie czy jest jakiś emulator Cyclone IV ? No bo co...

Quartus II - forcing unknown na wyjściu bramki AND, jak to naprawić?

zwroc uwage, ze w okienku 'tasks' masz same znaki zapytania, nie skompilowales projektu; J.A

Darmowa wersja Quartus i NIOS II – gdzie pobrać i jakie są ograniczenia?

Jeszcze raz, bo widzę, że nie rozumiemy się. [1] Quartus nie generuje pliku *.pof projektu, w którym występuje struktura procesora NIOS2 uzyskanego przy użyciu SOPC. Powstaje jednak plik time_limited*.sof, który konfiguruje układ FPGA, ale nie da się go wgrać do układu EPCS16 - nie ten format. (patrz: komunikaty podczas kompilacji projektu struktury...