quartus problemy

Wybór płyty rozwojowej FPGA: Basys3 Artix-7, Terasic DE0 Cyclone III, DE0-Nano Cyclone IV

Witaj, Ja osobiście posiadam DE0 z Alterą Cyclone III. Jestem bardzo zadowolony z tego zestawu. Dużo oferuje za w miarę przystępne pieniądze. Polecam sprawdzić popularne portale aukcyjne na których często można znaleźć "perełki". Udało mi się w ten sposób kupić jeden z zestawów Xilinxa za bagatela 400 lub 500 zł (nie pamiętam dokładnie). Facet usiłował...

Mikrokomputer COBRA 1

Witam (at)zdzis_ek dziękuję za schemat i wzory płytek (wszystko jest dobrze opisane). Chciałbym zapytać jaki wyszedł koszt płyty pcb SMD którą zamówiłeś w Chinach i czy napotkałeś na jakieś problemy przy uruchamianiu? Mam jeszcze pytanie do kogoś kto ma do czynienia z układami Altera. Pod ty linkiem: [url=http://searle.hostei.com/grant/Mult...

Nie znalazłeś odpowiedzi? Zadaj pytanie Sztucznej Inteligencji

[Quartus][VHDL] - Jak zrobić układ mając tablicę prawdy?

Dla VHDL przy problemie NB na BCD wystarczy mapowanie przy pomocy switch case lub if else if ... nie idź w kierunku tablicy prawdy, a jak już to należało by ją zredukować za pomocą [url=http://pl.wikipedia.org/wiki/Metoda... Karnaugh Poszukaj trochę na forum było kila razy to już: [url=http://www.elektroda.pl/rtvforum/vi...

EPM240 - pierwszy projekt licznika 8-bitowego w Quartus

"Warning (332174): Ignored filter at SDC1.sdc(12): clk could not be matched with a clock" W projekcie wejście zegarowe nazywa się CLK, a nie clk. "Warning (332049): Ignored set_input_delay at SDC1.sdc(12): Argument -clock is not an object ID " Tutaj ta sama uwaga. "Warning (332049): Ignored set_output_delay at SDC1.sdc(20): Positional argument: object_list...

[Altera Cyclone II Quartus] - Błąd kompilatora - błędna składnia

Do słowa symulacja zniechęciła mnie uczelnia...nie widząc rzeczywistego urządzenia. jak chcesz, patrzac w rzeczywiste urzadzenie nie widzisz nic ciekawszego niz migajaca Nie wiem co jest grane przy kompilacji pojawia mi się błąd, że outputs are stuck - niektóre pod Vcc a jeden pod GND nie wiedzieć czemu w koncowym raporcie [tej kartce na glownym oknie...

[Quartus] - Jak zobaczyć schemat logiczny po syntezie projektu?

Co to znaczy "do takiej postaci"? Z tym RTLem to jest tak, że jest to pewien poziom abstrakcji. To, że widzisz muxa, to znaczy że jest on zrobiony na odpowiednich blokach w samym FPGA.

Jak zmienić domyślny czas symulacji na 5us w Quartus?

Processing->Simulator Tool tu ustawia sie parametry biezacej sesji; Tools->Options for Waveform Editor a tu wlasnie 'domyslnosci'; a skoro juz jestesmy przy ustawieniach domyslnych, to przegladnij wszystkie narzedzia w tools->options , pewnie znajdziesz cos jeszcze, co chcialbys zmienic; ja zawsze po nowej instalacji ustawiam sobie takie rzeczy: odznaczam...

Jak rozwiązać ostrzeżenie stuck clock_enable w Quartus?

/.../ 1. skompiluj modul ctrl_reg_i jako 'top-level', jesli ostrzezenia nie znikna - problem w tym module, jesli tak - w polaczeniach miedzy; 2. znajdz wszystkie sygnaly, ktore maja wplyw na 'clock_enable' i jeden po drugim odlaczaj je od logiki a lacz jako pin, jesli w pewnym momencie problem zniknie, bedziesz wiedzial ktory sygnal jest zle podlaczony,...

Quartus Prime Lite na Linux Mint - błędy w konfiguracji perla?

Miałem identyczny problem, tyle, że pod Archem. Okazuje się, że z jakiegoś powodu podsystem perla dołączony do Quartusa szuka bibliotek pod /tools/perl a nie tam, gdzie zainstalowano Quartusa. Rozwiązanie może mało eleganckie, ale działa: [syntax=bash]sudo mkdir -p /tools/perl/5.28.1/linux64/ sudo ln -sf /home/<nazwa_użytkownika>/intelFPG...

Licznik modulo 53 na układzie 7493 w Altera Quartus - jak przedłużyć czas trwania liczby 52?

Próbowałem resetowanie bez tego przerzutnika D, lecz wtedy zamiast resetować do 0, resetuje mi do 22, nie wiem czemu Dla mnie też jest to dziwne zwłaszcza że 22 ( 010110b ) sugeruje że nie wszystkie przerzutniki liczników zostały wyzerowane. Może problemy robi sam symulator. (at)2N3866 Jakieś sugestie?

Dodatkowe impulsy w symulacji CPLD EPM3064ATC44-10 w Quartus II

pomimo tego że licznik jest synchroniczny to i tak pojawią się hazardy problem nie w liczniku czy dekoderze, te kawalki wygladaja na napisane poprawnie, masz klopot, bo wejscia zegarowe rejestrow D polaczyles z wyjsciami ukladu kombinacyjego; to jest wlasciwie wbrew 'zasadom sztuki'; jesli bedziesz w stanie opisac co chcesz uzyskac tak, bym to zrozumial,...

Jak pobrać Quartus Prime Lite dla użytku domowego lub alternatywy dla FPGA Altery?

Może to banalny problem, ale jakoś nie mogę go obejść. /.../ I tu mamy do wyboru: duża firma i mała firma. Niestety nie jestem ani jedną ani drugą. A. wybierz/wpisz cokolwiek, to zwykła formalność. J.

Symulacja wyświetlacza 7-segmentowego w Quartus II - krok po kroku

Witam Na stronie Altery znajdziesz sporo materiałów które pomogą Ci nauczyć się podstaw obsługi Quartusa. Poniżej link. http://altera.com/education/univ/materia... Pozdrawiam

[Cyclone] Quartus - Ostrzeżenia przy implementacji VHDL dla Cyclone, latch na sygnale f

Brakuje: else f <= '0';

Altera DE2 Cyclone II - Zegar na wyświetlacz siedmiosegmentowy, Quartus II

mam nadzieje, ze wiesz jakiej czestotliwosci zegar jest na plytce, i w jakim jezyku masz to napisac; A. -deklarujesz odpowiednio duzy rejestr i dzielisz wejsciowy zegar tak, by dzielnik dawal impuls co sekunde; - zliczasz sekundowe impulsy licznikiem modulo 60, przejscie miedzy 59 a 0 to impuls minutowy - zliczasz impulsy minutowe licznikiem modulo...

Jaki wybrać CPLD jako zastępstwo dla układów serii 74xxx

(at)tmf Trafiłeś na czas jakiegoś maintanance serwerów lattice'a, stąd miałeś problemy z licencją. A jeszcze lepszy jest Quartus od Alterki - tam dla licencji free nic nie musisz licencjonować :D

Procesor 8051 w Verilog - błąd inout (bidir) w Quartus, jak rozwiązać?

Przy projektowaniu układów w verilogu lub vhdlu nie stosuje się portów inout poniewaz jak sam zauwazyłeś są one po prostu niesyntezowalne.. co więc robic ?? ano musisz po prostu osobno zapisac port wyjściowy osobno port wejściowy -- jako osobne wejście wyjście... Tak się robi poszukaj sobie przykładów na www.opencores.com, jak procesor będzie gotowy...

Przesunięcie sygnału o 90 stopni w DSP Quartus dla 0-100 Hz

Idealnego filtru Hilberta nie zrealizujesz w praktyce. Da się jedynie zrobić taki filtr dla pewnego zakresu częstotliwości i odpowiedniego rzędu aby charakterystyka amplitudowa była w miarę płaska w zadanym zakresie. Bo po co Ci filtr idealny jeśli masz jakieś swoje, zadane próbkowanie, które jest sporo niższe od nieskończoności;) Wszystko możesz dobrać...

VHDL: Implementacja stosu z operacjami push i pop w Quartus II

(at) Mroowa1990 to nie najmniejszego sensu. Stworzyłeś zwykły zatrzask (bo pominąłeś wszystkie możliwości stanu LEDR przy wszystkich stanach op , jakbyś je wymienił miałbyś układ kombinacyjny). Przez syntezę to na przykład nie przejdzie, brakuje Tobie reszty możliwości, np na końcu case when others => null; w celu stworzenia zatrzasku. Twój opis...

Jak zsyntezować procesor w Quartus II 7.0 i zaprogramować FLEX 10K20?

Witam! Na wstepie dodam ze dopiero zaczynam z ukladami programowalnymi takze jakby co to nie krytykujcie mnie zbyt mocno. Mam pewien problem a dokladnie chodzi mi o to ze mam napisany prosty procesor w Active-HDL-u, pliki .vhd i block diagram .bde. To co napisalem mam zsyntezowac w Quartusie a pozniej zaprogramowac FLEX-a 10K20... <- ukladzik jest...

[FPGA][ALTERA/INTEL] Simulation Waveform - nieoczekiwane stany Unknown Forcing

Witam, Mam problem z symulacją w Quartus pamięci RAM, która jest komponentem IP (megafunkcja). Wszystko jest dobrze jeżeli wykonuję symulację samej pamięci RAM. Problem pojawia się gdy symuluję większą część układu, w skład której wchodzi pamieć RAM. Próbowałem różnych ustawień megafunkcji i samego Quartusa. W efekcie widziałem różnego rodzaju zmiany...

[NIOS2] - Nios2 IDE zawiesza się na 57% przy debugowaniu na Win7 x64

staje zawsze na 57% z komentarzem "Terminating previous run/debug sessions". Bug, tak samo było w starszych eclipse. W Xilinx SDK for MicroBlaze też miał/ma ten irytujący babol. Ta liczba jest magiczna... Ew. czy mógłbym plugin Niosa podpiąć do swojego Eclipse'a tak, Teoretycznie tak, chociaż tego nie próbowałem, jest w eclipse folder z pluginami jako...

Wszystko o układach programowalnych... podstawowe informacje

malo prawdopodobne, masz przyklad takiego kodu ? co to znaczy:" kod napisany w ISE" , kod jest w vhdl albo w verilogu i tyle, oba narzedzia syntetyzuja jakis podzbior legalnych linijek w tych jezykach i te podzbiory sa z pewnoscia tozsame w 99%; co do stabilnosci ise, mozna poczytac archiwum elektrody, gdzie co rusz sa porady typu: odinstaluj wersje...

SOPC Builder - komunikaty licencyjne przy budowie Nios II, błędy VHDL

Czesc, Upewnij sie, ze NIOS jest budowany z wersji SOPC i Quartusa ktore sa dokladnie takie same!!. Sa dwa problemy z tym Nios'em. Pierwszy jest taki, ze jak masz licencje albo pakiety SOPC i Quartusa rozne (np. Quartus 6.0 a SOPC 7.0) to nie zadziala Ci to. W zaleznosci od konfiguracji, albo plik programowania ukladu bedzie "time limited" albo dostaniesz...

Altium Designer 6 i płytka testowa z układem FPGA Altery

Zgaduje: Versions supported: 3.0 - 9.1 inclusive A na chwilą obecną Quartus II ma numerek v10.1. Więc pewnie jakiś bubel programistyczny co na sztywno sprawdza wersję. Bardziej by Ci się opłacało ładować bitstream'a przez Quartus'a i klona USB-Blaster niż bawić się w ten wynalazek od Altiuma.

FPGA na początek, kilka pytań od "zielonego"

VHDL mi się osobiście nie podoba, ja nie cierpie vhdl, choc musze z nim pracowac, verilog jest znacznie bardziej 'user-friendly'; Modelsim był pobierany razem z quartusem w wersji 13sp1, modele tzw. 'primitives' powinny byc: <install_dir>\quartus\eda\sim_lib\ to po prostu pliki *.vhd i *.v 'na oko' bedziesz potrzebowal skompilowac 220model.v,...

Jak zaprojektować cyfrowy obwód do komunikacji I2C-bus? Od czego zacząć?

chcialbym zaprojektowac cyfrowy /.../ Od czego powinienem zaczac? skoro piszesz na te grupe, to zakladam ze interesuje Cie kontroler i2c w jakims fpga/cpld; ja bym polecal taka sekwencje dzialan: 1.instalacja jednego z 2 najpopularniejszych programow do programowania fpga ise lub quartus, [jak wszyscy stali bywalcy grupy wiedza moim typem jest quartus]...

Alternatywa dla MultiSim do symulacji układów logicznych - jaki program?

My na technice cyfrowej używamy oprogramowania Quartus, do układów altery no ale to ponad 1GB zajmuje.. Ale ogólnie całe oprogramowanie bardzo wszechstronne, posiada symulacje, mógłbyś się tym pobawić.

Jak poprawnie podać sygnały wejściowe do FIR Compiler Altera w modulatorze sigma-delta?

/.../mam problem z projektem modulatora/.../ jesli o mnie chodzi, to nie ma szans bym sie przebrnal ze zrozumieniem przez to, co zrobiles; ale jesli uwazasz, ze symulacja pokazuje poprawne dzialanie ukladu, to dodaj signaltap i porownaj przebiegi ze sprzetu z tym, co pokazuje symulator; dodajac signaltap miej na uwadze, ze jesli projekt sam w sobie...

Chipscope nie działa w Synplify 8.9 - problem z IP CORY: ICON i ILA

/.../Jednak kiedy syntezuję układ używając Synplify 8.9/.../ ISE to co prawda nie moja dzialka, ale w quartus jest podobnie, nie da sie zrobic syntezy projektu z SignalTap - odpowiednikiem Chipscope Xilinx - za pomoca innego narzedzia niz quartus; z pewnoscia w dokumentacji Chipscope jest informacja jak postepowac w takim przypadku, moja sugestia jest...

Multisim 9 czy Altium Designer 6.0 do zaawansowanych projektów PCB?

Czesc, Jak szukasz oprogramowania do projektowania plytek PCB i TYLKO plytek PCB to sciagnij sobie wszystkie programy jakie znasz albo skontaktuj sie z producentami/dystrybutorami i popros o trial version. Zainstaluj sobie wszystkie i popracuj na nich najpierw a potem bedziesz wiedzial co Ci lezy najbardziej i majac ta wiedze, dzwon negocjowac ceny....

Język programowania do nauki DSP i FPGA – VHDL czy inny? Polecana literatura

Również jeśli chodzi o FPGA to polecam VHDL'a.. Dosyć dobrą książką na start z VHDL'em jest "Język VHDL w praktyce" Józefa Kalisza. Natomiast alternatywnym do Xilinx'a środowiskiem do pisania i symulacji FPGA jest Altera ze swoim darmowym Quartus II Web Edition.

jednoczesny odczyt i zapis do/z kolejki fifo w vhdl

przeczytam dzis wieczorem w domu opis tego modulu DCM u xilinxa, a nuz plote bzdury ... przeczytalem, nie znalazlem wyjasnienia wprost, ale wydaje sie, ze mam racje, ze ise oblicza potrzebne opoznienie w ns na podstawie okresu zegara wejsciowego, podobnie jak quartus altery; altera tez, nawiasem mowiac, nie podaje tej informacji otwartym tekstem, trzeba...

ALTERA 3064 - generowanie przebiegu prostokątnego, amplituda 5-10V, 50% wypełnienia

ten fragment jest wycięty ze sterownika UART'u o prędkości 9600kbps (stąd akurat zegar 9600Hz), który zrobiłem, poza tym tej metody używałem we wszystkich programach, w których potrzebowałem zegara o stałej częstotliwości, w Xilinx ISE (o ile się nie mylę odpowiednik Quartus II) nie można uzyskać z VHDL schematu elektrycznego, ale można wygenerować...

Zestaw FPGA do nauki z obsługą 5V i współpracą z Atmega – co wybrać?

Dla początkujących dobre jest środowisko Intel-Altera Quartus bowiem wspiera wszystkie kroki niezbędne przy programowaniu FPGA włączając bardzo dobry SignalTap II do podlądu sygnałów.

Quartus - licznik na wyświetlaczu siedmiosegmentowym

Witaj. Możesz wzorować się na tym projekcie: http://mikrokontrolery.blogspot.com/2011...

symulacja układów asynchronicznych- ModelSim i Quartus

Przecież napisałem, że robię układ asynchroniczny/.../ nie rozumiem, co ma do rzeczy fakt, ze uklad jest asynchroniczny, wydaje mi sie, ze setup i hold time sa wlasnoscia przerzutnika, niezaleznie od tego, czy uzywa sie go w ukladzie synchronicznym, czy nie; symulator quartusa ma opcje wylaczania setup/hold time check, a dokladniej jest to default,...

Quartus Jak włączyć symulacje i dodać sygnały.

A w necie coś ciężko znaleźć "idiot's guide" do napisania testbencha w quartusie nie ma 'testbencha w quartusie', testbench to standardowa metoda generowania wymuszen w kazdym symulatorze, nawiasem mowiac to po prostu plik vhdl lub verilog; chcesz sie zajmowac fpga, musisz to opanowac; na poczatek mozesz sciagnac od altery https://www.altera.com/download/archives...

VERILOG - Zerowa iloość logicznych elementów w QUARTUS

Mam problem. Napisałem w QUARTUS'ie program w języku VERILOG. Prgram kompiluje się bez błędów ale kompilator podaje zerową ilość wykorzystanych elementów logicznych. Nie wiem gdzie popełniłem - błąd proszę o pomoc.

Porównanie środowisk Quartus II i MAX+plus II firmy ALTERA

MAX to antyk, można nim tworzyć konfiguracje tylko dla starych układów więc od razu możesz sobie go darowć, ale jesli chcesz tylko sobie posymulować to może być, choć Quartus ma wspaniały symulator i tylko do symulacji to ja również wybrał bym Quartusa.

Quartus i szyna danych. Jak przyporządkować bity?

Jak przyporządkować z magistrali q http://obrazki.elektroda.net/64_12459347...

QUARTUS 21.1.0 -> Cyclone V płytka DE0 TCL script file not found

Plik *.qip zawiera informacje o ścieżkach do plików. Jest generowany podczas tworzenia instancji jakiegoś IP albo przez Platform Designer. Być może stworzyłeś instancję jakiegoś IP, który potem usunąłeś, ale informacja o tym pozostała w projekcie. Sprawdź w "Assignments" -> "Settings" -> "Files" czy są wszystkie pliki źródłowe projektu i w razie potrzeby...

MAX7000 - EPM7064LC44 - Jakie środowisko i programator

Witam! O ile się nie mylę, układy z rodziny MAX7000 bez literki "S" po numerku nie mają możliwości programowania przez JTAG. Co za tym idzie żaden USB-Blaster, czy pokrewne programatory nie pomogą. Potrzebny jest specjalizowany programator, lub jakiś dobry (i bardzo drogi) programator uniwersalny. Są to układy nie wspierane przez Alterę dobre 5-10 lat....

Quartus – gdzie znaleźć polską instrukcję lub opis funkcji programu?

witam ma ktos z was jakis opis w jezyku polskim do programu quartus, moze na laborkach uzywaliscie tego programu

Programowanie układu Altera EPM7064S przez JTAG na Windows XP - jakie oprogramowanie?

(...) trzebuję porady jak to zaprogramować. Mogę zrobić sobie prosty układ ByteBlaster na LPT. Mam komputer z LPT i Windowsem XP. Zamówiłem też USB Blaster ale dojdzie mi w przyszłym tygodniu. Plik pof mam do tego układu. Jakie oprogramowanie jest potrzebne do zaprogramowania EPM7064S? I skąd je ściągnąć? Cześć! Super, że chcesz się nauczyć programować...

Projekt układu całkującego funkcje wielu zmiennych na Cyclone 2 w Quartus

[url=http://rtfm.killfile.pl/]Odpowiedź 1 [url=http://www.elektroda.pl/rtvforum/fa... 2 A tak po za tym, nie wiadomo o co Ci chodzi. Koszyk na gotowce już został wypróżniony dawno temu, czekamy na tak zwany wkład własny, któremu poświęciłeś tyle czasu nad analizowanym problemem.

Quartus II - Rejestry. Co wyłączyć, żeby nie redukował rej.?

input clk, rst; input [7:0] d; output reg [7:0] q; always(at)(posedge clk or posedge rst) begin if(rst) q <= 8'b00000000; else q <= d; end Oto przykładowy program w verilogu typowego rejestru po kompilacji redukuje , więc gdzie tu morze d ustawiać na zero.

Czy zmiana kolejności instrukcji sekwencyjnych w automacie SRAM pomoże?

<< zlootawy >> zapominalem o jeszcze jednej opcji, byc moze najporeczniejszej i najbardziej wiarygodnej; otoz quartus mozna poprosic "]/.../potraktowałem to jako komplement/.../ slusznie, zgodnie z zamierzeniem piszacego :) J.A

Jak wyświetlić dziesiątki i setki na wyświetlaczu 7-seg w Quartus?

Dzień dobry, mam mały problem tj. jestem studentem I roku informatyki w trybie niestacjonarnym - na przedmiot technika cyfrowa (którego zajęcia z powodu padnemii odbyły się tylko raz) muszę wykonać kilka zadań w ramach zaliczenia. Jestem zupełnie zielony w temacie jednak od piątku udało mi się trochę nauczyć - proste układy kombinacyjne, sterowniki...

sterownik akwizycji probek - cpld/fpga - programator

jezeli bys sie decydowal, na uklad cpld to dokladanie sprawdz czy ma on 100% mozliwosc laczenia pomiedzy blokami funkcyjnemi, w innym wypaku moze sie okazac ze gdy projekt bedzie zajmowal wiekszosc zasobow ukladu, to przy dokonywamiu zmian(korekt jego pracy), bedzie konieczna zmiana adresow wejsc wyjsc. FPGA z reguly posiadaja wewnetrzna pamiec RAM...